具有堆叠结构的半导体装置的制作方法

本申请要求于2019年6月20日在韩国知识产权局提交的第10-2019-0073505号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用其全部而包含于此。

本发明构思的示例性实施例涉及一种具有堆叠结构的半导体装置。

背景技术：

对于能够处理高容量数据的具有减小的体积的半导体装置的需求日益增大。因此，需要提高包括在半导体装置中的半导体元件的集成密度。为了改善半导体装置的集成密度，可以使用垂直晶体管结构代替平面晶体管结构。

技术实现要素：

根据本发明构思的示例性实施例，一种半导体装置包括：基底，具有单元阵列区和垫区；堆叠结构，包括交替地堆叠在基底上并且在垫区中具有阶梯形状的栅电极和成型绝缘层；多个第一分离区，在垫区中竖直地穿透堆叠结构，在第一方向上延伸，并且包括第一虚设绝缘层和第二虚设绝缘层，其中，第一虚设绝缘层覆盖所述多个第一分离区的内侧壁并且包括覆盖栅电极中的上栅电极的上表面的部分的水平部分，并且第二虚设绝缘层设置在第一虚设绝缘层之间；延伸部分，在垂直于第一方向的第二方向上从第一虚设绝缘层朝向成型绝缘层延伸；多个第二分离区，将堆叠结构划分为多个区域，并且在第一方向上延伸；以及单元接触插塞，穿透水平部分且位于第二虚设绝缘层中，并且连接到栅电极。

根据本发明构思的示例性实施例，一种半导体装置包括：基底，具有单元阵列区和垫区；堆叠结构，包括在垫区中具有阶梯形状的栅电极和成型绝缘层；层间绝缘层，在垫区中覆盖堆叠结构；多个第一分离区，在垫区中穿透堆叠结构和层间绝缘层，其中，所述多个第一分离区包括第一绝缘层和第二绝缘层，第一绝缘层覆盖栅电极的一端并在与基底的上表面基本垂直的方向上延伸，第二绝缘层设置在第一绝缘层之间；多个第二分离区，在基底上将堆叠结构划分为多个区域，并且在第一方向上延伸；至少一个虚设沟道，设置在所述多个第一分离区与所述多个第二分离区之间；以及单元接触插塞，在所述多个第一分离区中穿透第一绝缘层并且连接到栅电极。

根据本发明构思的示例性实施例，一种半导体装置包括：基底，具有单元阵列区和垫区；堆叠结构，包括交替地堆叠在基底上并且在垫区中具有阶梯形状的栅电极和成型绝缘层；层间绝缘层，在垫区中覆盖堆叠结构；虚设绝缘层，将堆叠结构和层间绝缘层划分为多个区域，并且包括与层间绝缘层的材料不同的材料；延伸部分，在堆叠结构中与虚设绝缘层接触，并且在栅电极之间在基本垂直于基底的上表面的方向上彼此间隔开；以及单元接触插塞，设置在虚设绝缘层中，并且连接到栅电极。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的以上和其它方面和特征。

图1是示出根据本发明构思的示例性实施例的半导体装置的框图。

图2是示出根据本发明构思的示例性实施例的图1的半导体装置的单元阵列的等效电路图。

图3是示出根据本发明构思的示例性实施例的半导体装置的平面图。

图4是示出根据本发明构思的示例性实施例的图3的区域a的放大图。

图5a是示出根据本发明构思的示例性实施例的图4的半导体装置沿线i-i'截取的剖面表面的剖视图。

图5b是示出根据本发明构思的示例性实施例的图4的半导体装置沿线ii-ii'截取的剖面表面的剖视图。

图5c是示出根据本发明构思的示例性实施例的图5a的区域b的放大剖视图。

图5d是示出根据本发明构思的示例性实施例的图5a的区域c的放大剖视图。

图5e是示出根据本发明构思的示例性实施例的图5a的区域d的放大剖视图。

图5f是示出根据本发明构思的示例性实施例的图5a的区域e的放大剖视图。

图6a是示出根据本发明构思的示例性实施例的半导体装置的剖视图。

图6b是示出根据本发明构思的示例性实施例的图6a的区域b'的放大图。

图7a是示出根据本发明构思的示例性实施例的半导体装置的剖视图。

图7b是示出根据本发明构思的示例性实施例的图7a的区域b”的放大图。

图8a和图8b是示出根据本发明构思的示例性实施例的半导体装置的虚设沟道与单元接触插塞之间的布置关系的平面图。

图9是示出根据本发明构思的示例性实施例的半导体装置的平面图。

图10是示出根据本发明构思的示例性实施例的图9的区域f的平面图。

图11是示出根据本发明构思的示例性实施例的图10的半导体装置沿线iii-iii'截取的剖视图。

图12至图24是示出根据本发明构思的示例性实施例的制造半导体装置的方法的剖视图。

具体实施方式

本发明构思的示例性实施例提供了一种具有改善的可靠性的半导体装置。

在下文中，将参照附图描述本发明构思的示例性实施例。同样的附图标记可以在本申请中始终指同样的元件。

图1是示出根据本发明构思的示例性实施例的半导体装置的框图。

参照图1，半导体装置10可以包括存储器单元阵列20和外围电路30。外围电路30可以包括行解码器32、页面缓冲器34、输入和输出缓冲器35、控制逻辑36和电压产生器37。

存储器单元阵列20可以包括多个存储器块，并且每个存储器块可以包括多个存储器单元。多个存储器单元可以通过串选择线ssl、字线wl和地选择线gsl连接到行解码器32，并且可以通过位线bl连接到页面缓冲器34。在本发明构思的示例性实施例中，布置在同一行中的多个存储器单元可以连接到同一字线wl，布置在同一列中的多个存储器单元可以连接到同一位线bl。

行解码器32可以对来自控制逻辑36的输入地址addr进行解码，并且可以产生并传输字线wl的驱动信号。行解码器32可以响应于控制逻辑36的控制而将由电压产生器37产生的字线电压提供到选择的字线wl和非选择的字线wl中的每者。

页面缓冲器34可以通过位线bl连接到存储器单元阵列20，并且可以读出存储在存储器单元中的信息。页面缓冲器34可以临时存储要存储在存储器单元中的数据，或者可以感测存储在存储器单元中的数据。页面缓冲器34可以包括列解码器和感测放大器。列解码器可以选择性地激活存储器单元阵列20的位线bl，感测放大器可以感测在读出操作中由列解码器选择的位线bl的电压，并且可以读出存储在所选择的存储器单元中的数据。

输入和输出缓冲器35可以在编程操作期间接收数据data且可以将数据data传输到页面缓冲器34，并且可以在读出操作期间将从页面缓冲器34接收的数据data输出到外部实体。输入和输出缓冲器35可以将输入地址或输入命令传输到控制逻辑36。

控制逻辑36可以控制行解码器32和页面缓冲器34的操作。控制逻辑36可以接收从外部实体传输的控制信号和外部电压，并且可以响应于所接收的控制信号而操作。控制逻辑36可以响应于控制信号来控制读出操作、写入操作和/或擦除操作。

电压产生器37可以使用外部电压产生例如内部操作所需的编程电压、读出电压、擦除电压等。由电压产生器37产生的电压可以通过行解码器32传输到存储器单元阵列20。

图2是示出根据本发明构思的示例性实施例的图1的半导体装置的单元阵列的等效电路图。

参照图2，存储器单元阵列20可以包括：多个存储器单元串s，包括彼此串联连接的存储器单元mc；以及地选择晶体管gst和串选择晶体管sst1和sst2，串联连接到存储器单元mc的两端。多个存储器单元串s可以并联连接到位线bl0至bl2。多个存储器单元串s可以共同地连接到共源线csl。因此，多个存储器单元串s可以设置在多条位线bl0至bl2与单条共源线csl之间。在本发明构思的示例性实施例中，可以二维地布置多条共源线。

彼此串联连接的存储器单元mc可以由用于选择存储器单元mc的字线wl0至wln控制。每个存储器单元mc可以包括数据存储元件。以距共源线csl基本相同的距离设置的存储器单元mc的栅电极可以连接到字线wl0至wln中的一条，并且可以处于等电位状态。可选地，即使当存储器单元mc的栅电极以距共源线csl基本相同的距离设置时，也可以独立地控制设置在不同行或不同列中的栅电极。

地选择晶体管gst可以由地选择线gsl控制，并且可以连接到共源线csl。串选择晶体管sst1和sst2可以由串选择线ssl1和ssl2控制，并且可以连接到位线bl0至bl2。图2示出了其中单个地选择晶体管gst和两个串选择晶体管sst1和sst2连接到彼此串联连接的多个存储器单元mc中的每个的示例，但发明构思不限于此。单个串选择晶体管可以连接到每个存储器单元mc，或者多个地选择晶体管可以连接到每个存储器单元mc。还可以在字线wl0至wln中的最上面的字线wln与串选择线ssl1和ssl2之间设置有一条或更多条虚设线dwl或缓冲线。在本发明构思的示例性实施例中，也可以在最下面的字线wl0与地选择线gsl之间设置一条或更多条虚设线dwl。

当通过串选择线ssl1和ssl2将信号施加到串选择晶体管sst1和sst2时，通过位线bl0至bl2施加的信号可以被传输到彼此串联连接的存储器单元mc，因此，可以执行数据读出操作和数据写入操作。此外，通过经由基底施加特定电平的擦除电压，可以执行用于擦除在存储器单元mc中写入的数据的擦除操作。在本发明构思的示例性实施例中，存储器单元阵列20还可以包括与位线bl0至bl2电分离的至少一个虚设存储器单元串。

图3是示出根据本发明构思的示例性实施例的半导体装置的平面图。在图3中，为了理解，示出了半导体装置100的一些构造。图4是示出根据本发明构思的示例性实施例的图3的区域a的放大图。图5a是示出根据本发明构思的示例性实施例的图4的半导体装置沿线i-i'截取的剖面表面的剖视图。图5b是示出根据本发明构思的示例性实施例的图4的半导体装置沿线ii-ii'截取的剖面表面的剖视图。图5c是示出根据本发明构思的示例性实施例的图5a的区域b的放大剖视图。图5d是示出根据本发明构思的示例性实施例的图5a的区域c的放大剖视图。图5e是示出根据本发明构思的示例性实施例的图5a的区域d的放大剖视图。图5f是示出根据本发明构思的示例性实施例的图5a的区域e的放大剖视图。

参照图3至图5b，半导体装置100可以包括：基底101，具有单元阵列区car和垫(pad，也可以称为“焊盘”或“焊垫”)区pad；堆叠结构gs，包括交替地堆叠在基底101上的栅电极130和成型绝缘层120；沟道ch，穿透堆叠结构gs；第一分离区ms1和第二分离区ms2，穿透堆叠结构gs；以及单元接触插塞ccp，穿透第一分离区ms1。

第一分离区ms1和第二分离区ms2可以在第一方向(x方向)上延伸，可以并排设置且可以在第二方向(y方向)上彼此间隔开。第一分离区ms1和第二分离区ms2可以彼此平行地设置。第二分离区ms2可以包括：第二中心分离区ms2a，从单元阵列区car延伸到垫区pad；以及第二辅助分离区ms2b，在单元阵列区car中延伸并且在垫区pad中在第一方向上彼此部分地间隔开。第一分离区ms1的部分可以在垫区pad中设置在第二辅助分离区ms2b之间。第一分离区ms1可以仅设置在垫区pad中，并且每个第一分离区ms1可以在第一方向上具有比每个第二中心分离区ms2a的长度短的长度，但发明构思不限于此。

单元阵列区car可以被第二中心分离区ms2a划分为多个存储器块。堆叠结构gs可以被第二分离区ms2划分为多个区域。

第二辅助分离区ms2b可以在单元阵列区car中设置在第二中心分离区ms2a之间。第一分离区ms1和第二辅助分离区ms2b可以交替地设置，并且在垫区pad中在第二方向上以置于第一分离区ms1和第二辅助分离区ms2b之间的一定间隙并排设置。第一分离区ms1和第二分离区ms2之间的间隙以及第一分离区ms1和第二分离区ms2的布置顺序和数量不限于图3中示出的示例，而是可以被改变。例如，第一分离区ms1和第二分离区ms2之间的间隙可以不是恒定的，并且第一分离区ms1和第二分离区ms2可以不交替地设置。第一分离区ms1的数量可以与第二分离区ms2的数量相同，或者第一分离区ms1的数量可以大于或小于第二分离区ms2的数量。

参照图5a和图5b，半导体装置100可以包括其中成型绝缘层120和栅电极130交替地堆叠在基底101上的堆叠结构gs、将堆叠结构gs划分为多个区域的第一分离区ms1和第二分离区ms2、沟道ch、虚设沟道dch、单元接触插塞ccp以及布线层190。半导体装置100还可以包括：覆盖堆叠结构gs的层间绝缘层60、覆盖层间绝缘层60的第一盖绝缘层70以及覆盖第一盖绝缘层70的第二盖绝缘层80。沟道ch可以包括沟道区140、沟道绝缘层145、栅极介电层等。布线层190可以包括下布线层150、中间布线层160和上布线层170，这将在下面进行更详细地描述。

基底101可以具有在第一方向和第二方向上延伸的上表面。基底101可以包括诸如iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体的半导体材料。iv族半导体可以包括例如硅、锗或硅锗。基底101可以被设置为体晶圆或外延层。

基底101的单元阵列区car可以是其中栅电极130可以竖直地堆叠并且可以设置沟道ch的区域，并且单元阵列区car可以对应于图1中示出的存储器单元阵列20。垫区pad可以是其中栅电极130可以以不同长度延伸的区域，并且垫区pad可以将图1中示出的存储器单元阵列20电连接到外围电路30。垫区pad可以设置在单元阵列区car的在一个方向上的至少一端上。

栅电极130可以在第三方向(z方向)上堆叠且彼此间隔开，并且栅电极130可以以不同的长度从单元阵列区car延伸到垫区pad。栅电极130可以包括：在图2中示出的地选择晶体管gst的栅电极中包括的下栅电极、在多个存储器单元mc中包括的存储器栅电极以及在串选择晶体管sst1和sst2的栅电极中包括的上栅电极。可以根据半导体装置100的容量来确定包括在存储器单元mc中的存储器栅电极的数量。在本发明构思的示例性实施例中，串选择晶体管sst1和sst2以及地选择晶体管gst中的每个的上栅电极和下栅电极的数量可以是一个或两个，上栅电极和下栅电极可以具有与存储器单元mc的存储器栅电极的结构相同或不同的结构。栅电极130中的一些(例如，与上栅电极或下栅电极相邻的存储器栅电极)可以是虚设栅电极。

成型绝缘层120可以设置在栅电极130之间。成型绝缘层120可以在基底101的第三方向上堆叠且彼此间隔开，并且可以在第二方向上延伸。

成型绝缘层120和栅电极130可以在第一方向上以不同的长度延伸，并且可以在基底101的垫区pad中形成阶梯形状的台阶部分。堆叠结构gs的部分可以在第一方向和第二方向上以不同的长度延伸，并且可以在基底101的垫区pad中形成以棱锥形式形成台阶部分的垫。垫的台阶部分的数量不限于图中示出的示例，而是可以被改变。

栅电极130的包括在垫中的部分可以是虚设栅电极130a。虚设栅电极130a不会与沟道ch接触。在垫区pad中，栅电极130和虚设栅电极130a可以连接到单元接触插塞ccp，因此，栅电极130可以连接到布线层190。

栅电极130可以包括诸如钨(w)的金属材料。在本发明构思的示例性实施例中，栅电极130可以包括多晶硅材料或金属硅化物材料。在本发明构思的示例性实施例中，栅电极130还可以包括扩散阻挡件，扩散阻挡件可以包括氮化钨(wn)、氮化钽(tan)、氮化钛(tin)或它们的组合。成型绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。

层间绝缘层60可以覆盖基底101和位于基底101上的堆叠结构gs。层间绝缘层60可以包括诸如氧化硅或氮化硅的绝缘材料。

沟道ch可以在单元阵列区car上形成行和列，并且可以彼此间隔开。沟道ch可以以栅格形式设置，或者可以沿一个方向以“之”字形形式设置。每个沟道ch可以具有圆柱形形状，并且可以具有倾斜侧表面，该倾斜侧表面的宽度根据纵横比朝向基底101减小。在本发明构思的示例性实施例中，沟道ch可以具有其中沟道ch的下部彼此连接的“u”形形式。在本发明构思的示例性实施例中，虚设沟道dch还可以设置在单元阵列区car的与垫区pad相邻的端部上并且在垫区pad中。虚设沟道dch可以具有与沟道ch的结构相同或相似的结构，而在半导体装置100中可以不执行任何实质功能。

沟道区140可以设置在沟道ch中。沟道ch中的沟道区140可以具有围绕沟道绝缘层145的环形形式，但发明构思不限于此。在本发明构思的示例性实施例中，沟道区140可以具有诸如圆柱形形状或棱柱形形状的柱状形状。沟道区140可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂材料或者包括p型或n型杂质的材料。

沟道垫146可以设置在沟道ch中的沟道区140上。沟道垫146可以覆盖沟道绝缘层145的上表面，并且可以电连接到沟道区140。沟道垫146可以包括例如掺杂的多晶硅。

栅极介电层可以设置在栅电极130和沟道区140之间。栅极介电层可以包括从沟道区140依次层叠的隧道层、电荷存储层和阻挡层。隧道层可以将电荷隧穿到电荷存储层，并且可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或它们的组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k材料或它们的组合。在本发明构思的示例性实施例中，栅极介电层的至少一部分可以沿栅电极130在水平方向上延伸。

如图5a中所示，第一分离区ms1和第二分离区ms2可以在垂直于基底101的上表面的第三方向上穿透堆叠在基底101上的栅电极130、成型绝缘层120和层间绝缘层60，并且可以与基底101接触。因此，第一分离区ms1和第二分离区ms2可以穿透堆叠结构gs，并且可以与基底101接触。

第一分离区ms1和第二分离区ms2中的每个可以具有倾斜侧表面，该倾斜侧表面的下部的宽度根据纵横比朝向基底101比上部的宽度减小得更多。例如，参照图5f，每个第一分离区ms1的上部可以具有第一宽度w1，每个第一分离区ms1的下部可以具有第二宽度w2。第一宽度w1可以大于第二宽度w2。

第一分离区ms1可以并排设置，并且可以在第二分离区ms2之间彼此间隔开。在第二方向上，每个第一分离区ms1可以具有大于每个第二分离区ms2的宽度的宽度。每个第一分离区ms1的内部空间可以填充有第一虚设绝缘层dil1和第二虚设绝缘层dil2，但发明构思不限于此。例如，每个第一分离区ms1的内部空间可以包括包含与层间绝缘层60的材料不同的绝缘材料的单层。第一虚设绝缘层dil1可以设置在第一分离区ms1的两个倾斜侧壁上并且设置在第一分离区ms1的底表面上，可以在第三方向上延伸，可以与基底101接触，并且还可以在第一方向上延伸。第二虚设绝缘层dil2可以设置在第一虚设绝缘层dil1之间，可以在第三方向上延伸，并且还可以在第一方向上延伸。第一虚设绝缘层dil1和第二虚设绝缘层dil2可以包括不同的材料。

第二分离区ms2、第一分离区ms1和虚设沟道dch的上表面可以具有相同的水平。可选择地，第二分离区ms2的上表面可以设置在比第一分离区ms1的上表面高的水平上，并且可以设置在比虚设沟道dch的上表面高的水平上。

参照图5b，线ii-ii'可以在垫区pad中沿第一分离区ms1延伸所沿的第一方向切割半导体装置100，并且可以在单元阵列区car中穿透并切割沟道ch。

如图5b中所示，半导体装置100可以包括栅电极130、成型绝缘层120、水平部分124、延伸部分125、层间绝缘层60、单元接触插塞ccp、第二虚设绝缘层dil2等。在垫区pad的其中设置有第一分离区ms1的部分中，栅电极130之间的空间可以填充有延伸部分125而不是成型绝缘层120。延伸部分125可以连接到覆盖每个栅电极130的上表面的一部分的水平部分124。

单元接触插塞ccp可以穿透水平部分124，并且可以在栅电极130的端部上与栅电极130接触。

图5c示出了延伸部分125的布置结构。

参照图5c，延伸部分125可以与第一分离区ms1相邻设置。延伸部分125的一端可以在第二方向上与第一虚设绝缘层dil1的外侧表面接触，并且延伸部分125的另一端可以在第二方向上与成型绝缘层120接触。每个延伸部分125在第三方向上截取的厚度可以与每个成型绝缘层120在第三方向上截取的厚度基本相同。第一虚设绝缘层dil1可以在第三方向上延伸，并且可以与层间绝缘层60接触。延伸部分125可以是覆盖栅电极130与成型绝缘层120的侧壁之间的区域并且与第一虚设绝缘层dil1接触的层。水平部分124可以是位于最上面的栅电极130的上表面上的层，并且可以是第一虚设绝缘层dil1的部分。

延伸部分125可以在第二方向上彼此间隔开并且第一分离区ms1置于延伸部分125之间，延伸部分125的部分区域可以在第三方向上彼此间隔开且栅电极130置于延伸部分125的部分区域之间。延伸部分125可以被构造为被第一虚设绝缘层dil1、成型绝缘层120、栅电极130和第二虚设绝缘层dil2围绕。

延伸部分125可以在第二方向上从第一虚设绝缘层dil1朝向成型绝缘层120延伸。因此，第一虚设绝缘层dil1和延伸部分125可以具有锯齿或者可以具有鱼骨形式。第一虚设绝缘层dil1和延伸部分125可以用作支撑台以防止成型绝缘层120的塌陷。

延伸部分125的一端的位置在第二方向上可以彼此不同。随着每个第一分离区ms1在第二方向上截取的宽度朝向基底101减小，延伸部分125越靠近基底101，延伸部分125之间在第二方向上的距离越短。因此，每个延伸部分125在第二方向上截取的宽度可以减小。例如，延伸部分125可以包括第一延伸部分125-1和第二延伸部分125-2，并且第二延伸部分125-2可以设置成比第一延伸部分125-1更靠近基底101，并且第二延伸部分125-2在第二方向上与成型绝缘层120相对的一端可以不同于第一延伸部分125-1在第二方向上与成型绝缘层120相对的一端。

延伸部分125可以由与成型绝缘层120和栅电极130的材料不同的材料形成，并且可以由与第一虚设绝缘层dil1的材料相同的材料形成。例如，第一虚设绝缘层dil1和延伸部分125可以包括氧化铝(al2o3)，但发明构思不限于此。

在本发明构思的示例性实施例中，由于延伸部分125设置在成型绝缘层120的蚀刻端上，所以每个成型绝缘层120在第二方向上的长度会减小。因此，在栅极替换工艺期间，可以提高与成型绝缘层120接触的虚设沟道dch的支撑力，使得可以防止成型绝缘层120的塌陷，并且可以减少桥接缺陷。

堆叠结构gs的一部分可以包括未连接到第二分离区ms2的区域。因此，在栅极替换工艺期间可以不相对于成型绝缘层120选择性地去除牺牲层180的部分，并且其中保留有牺牲层180的至少一个区域可以存在于半导体结构中。例如，可以保留设置在位于第一分离区ms1和第二分离区ms2之间且未被第二分离区ms2穿透的最上端上的牺牲层180。

牺牲层180可以设置在与连接到单元接触插塞ccp的栅电极130的上栅电极的水平基本相同的水平上，并且牺牲层180的一端可以被第一虚设绝缘层dil1、第二虚设绝缘层dil2和延伸部分125围绕。牺牲层180可以设置在水平部分124和延伸部分125之间，并且可以包括与栅电极130的材料不同的材料。

图5d示出了其中根据本发明构思的示例性实施例的半导体装置100的单元接触插塞ccp与栅电极130接触的区域c。

栅电极130中的上栅电极可以与单元接触插塞ccp接触，并且可以用于将布线层190电连接到存储器单元mc。延伸部分125可以设置在上栅电极下方。

第一虚设绝缘层dil1可以包括覆盖上栅电极的上表面的水平部分124。因此，第一虚设绝缘层dil1的部分可以包括基本平行于基底101的上表面设置的水平部分124。水平部分124可以与第二虚设绝缘层dil2接触。水平部分124可以提供将上布线连接到栅电极130的接触区域，并且可以在第三方向上被单元接触插塞ccp穿透。单元接触插塞ccp可以设置在第一分离区ms1中，可以在第三方向上穿透第二虚设绝缘层dil2，可以在第三方向上穿透水平部分124，并且可以与上栅电极接触。

水平部分124可以包括与成型绝缘层120的材料不同的材料，并且可以包括与延伸部分125的材料相同的材料。作为水平部分124的材料，在某些条件下可以选择具有与第二虚设绝缘层dil2和成型绝缘层120的蚀刻选择性不同的蚀刻选择性的绝缘材料。例如，水平部分124可以包括氧化铝(al2o3)，但发明构思不限于此。由于水平部分124包括考虑到蚀刻选择性的材料，因此在用于形成单元接触插塞ccp的蚀刻工艺期间，水平部分124中的蚀刻速率可以比第二虚设绝缘层dil2中的蚀刻速率慢。因此，可以调整单元接触插塞ccp的接触区域的深度。由于调整了单元接触插塞ccp的接触区域的深度，所以可以在同一工艺中形成单元接触插塞ccp和贯穿布线。

由于半导体装置100包括延伸部分125和水平部分124，因此可以防止单元接触插塞ccp与栅电极130中的设置在上栅电极下方的下栅电极接触的冲压缺陷。

水平部分124和延伸部分125可以被构造为围绕上栅电极的一端，并且延伸部分125可以与第一虚设绝缘层dil1的外侧表面接触。在本发明构思的示例性实施例中，当在第三方向上延伸的第一虚设绝缘层dil1、作为第一虚设绝缘层dil1的一部分的水平部分124和从第一虚设绝缘层dil1的外侧表面朝向成型绝缘层120延伸的延伸部分125由相同的材料形成时，第一虚设绝缘层dil1、水平部分124和延伸部分125可以被包括在第一绝缘层中并被称为第一绝缘层。

图5e示出半导体装置100的其中多个单元接触插塞ccp分别与多个栅电极130接触的区域d。图5e特别地示出了垫区pad中的第一分离区ms1的包括其上存在垫的台阶部分的边界表面的剖面表面。

由于在垫区pad中存在上栅电极的台阶部分，因此覆盖上栅电极的水平部分124之间可以存在高度差。水平部分124在第三方向上的高度差h1可以与栅电极130的每个台阶部分的高度基本相同，因此，高度差h1可以与单个栅电极130在第三方向上截取的第一厚度和单个成型绝缘层120在第三方向上截取的第二厚度之和基本相同。

半导体装置100可以包括至少一个第一分离区ms1，该至少一个第一分离区ms1包括两个单元接触插塞ccp。每个单元接触插塞ccp可以穿透第二虚设绝缘层dil2，可以穿透水平部分124，并且可以电连接到栅电极130。例如，单元接触插塞ccp可以穿透第二虚设绝缘层dil2中的一个，可以包括在第三方向上具有不同高度的第一单元接触插塞和第二单元接触插塞，并且可以分别电连接到栅电极130。第一单元接触插塞和第二单元接触插塞之间的高度差可以与单个栅电极130的在第三方向上截取的第一厚度和单个成型绝缘层120在第三方向上截取的第二厚度之和基本相同。

参照图5f，第一分离区ms1可以包括与层间绝缘层60接触的上第一分离区以及与堆叠结构gs接触的下第一分离区。每个上第一分离区可以在第二方向上具有第一宽度w1，下第一分离区可以在第二方向上具有第二宽度w2。第一宽度w1可以大于第二宽度w2。第一宽度w1的最小值可以大于第二宽度w2的最大值。

图6a是示出根据本发明构思的示例性实施例的半导体装置的剖视图。

图6b是示出根据本发明构思的示例性实施例的图6a的区域b'的放大图。

参照图6a和图6b，在半导体装置100a中，第一分离区ms1的内部空间可以填充有第二虚设绝缘层dil2。因此，与图5a相比，由于第一分离区ms1不包括第一虚设绝缘层dil1，所以绝缘层的构造可以不同。每个第二分离区ms2可以具有倾斜侧表面，该倾斜侧表面的下部的宽度根据纵横比而小于上部的宽度。

延伸部分125a可以与第一分离区ms1相邻设置，延伸部分125a的一端可以在第二方向上与第二虚设绝缘层dil2接触，并且延伸部分125a的另一端可以在第二方向上与成型绝缘层120接触。每个延伸部分125a在第三方向上截取的厚度可以与每个成型绝缘层120在第三方向上截取的厚度基本相同。延伸部分125a可以在第二方向上彼此间隔开且第一分离区ms1置于延伸部分125a之间，并且可以在第三方向上彼此间隔开且栅电极130置于延伸部分125a之间。延伸部分125a可以被构造为被第二虚设绝缘层dil2、成型绝缘层120和栅电极130围绕。

延伸部分125a可以包括与成型绝缘层120的材料不同的材料，并且可以包括与水平部分124的材料相同的材料。作为延伸部分125a的材料，在某些条件下可以选择具有与第二虚设绝缘层dil2和成型绝缘层120的蚀刻选择性不同的蚀刻选择性的绝缘材料。例如，延伸部分125a可以包括氧化铝(al2o3)，但发明构思不限于此。

半导体装置100a还可以包括覆盖栅电极130的每个上栅电极的上表面的一部分的水平部分124。水平部分124可以与第二虚设绝缘层dil2接触。水平部分124可以提供将上布线连接到栅电极130的接触区域，并且可以在第三方向上被单元接触插塞ccp穿透。

水平部分124可以包括与成型绝缘层120的材料不同的材料，并且可以包括与延伸部分125a的材料相同的材料。作为水平部分124的材料，在某些条件下可以选择具有与第二虚设绝缘层dil2和成型绝缘层120的蚀刻选择性不同的蚀刻选择性的绝缘材料。例如，水平部分124可以包括氧化铝(al2o3)，但是本发明构思不限于此。由于水平部分124包括考虑到蚀刻选择性的材料，因此在用于形成单元接触插塞ccp的蚀刻工艺期间，水平部分124中的蚀刻速率可以比第二虚设绝缘层dil2中的蚀刻速率慢。因此，可以调整单元接触插塞ccp的接触区域的深度。由于调整了单元接触插塞ccp的接触区域的深度，所以可以在同一工艺中形成单元接触插塞ccp和贯穿布线。

图7a是示出根据本发明构思的示例性实施例的半导体装置的剖视图。

图7b是示出根据本发明构思的示例性实施例的图7a的区域b”的放大图。

参照图7a和图7b，在半导体装置100b中，第一分离区ms1可以包括第一虚设绝缘层dil1和第二虚设绝缘层dil2，并且第一虚设绝缘层dil1和第二虚设绝缘层dil2中的每个可以具有与图5a和图5c中示出的示例实施例的形状不同的形状。

在本发明构思的示例性实施例中，每个延伸部分125b可以具有凹陷部分ds。延伸部分125b可以沿栅电极130的上表面和下表面均匀地延伸，使得凹陷部分ds可以设置在向上和向下设置的栅电极130之间。凹陷部分ds在第三方向上截取的厚度可以小于每个延伸部分125b在第三方向上截取的厚度，并且凹陷部分ds在第二方向上截取的宽度可以小于每个延伸部分125b在第二方向上截取的宽度。凹陷部分ds可以在第一方向上延伸，并且凹陷部分ds的内部空间可以填充有第二虚设绝缘层dil2。由于延伸部分125b的凹陷部分ds，第一虚设绝缘层dil1和延伸部分125b可以形成锯齿。第一虚设绝缘层dil1和延伸部分125b可以被构造为围绕栅电极130的一端。

图7a和图7b示出了其中每个延伸部分(例如，125b)的形状不同于前述示例性实施例的示例性实施例，并且每个延伸部分的形状不限于图7a和图7b中示出的示例性实施例。例如，每个延伸部分的剖面表面可以具有正方形形状、矩形形状、梯形形状、三角形形状、半圆形形状等，并且凹陷部分ds的剖面表面可以具有正方形形状、矩形形状、梯形形状、三角形形状、半圆形形状等。

图8a和图8b是示出根据本发明构思的示例性实施例的半导体装置的虚设沟道与单元接触插塞之间的布置关系的平面图。

每个上第一分离区可以在第二方向上具有第一宽度w1，下第一分离区可以在第二方向上具有第二宽度w2。第一宽度w1可以大于第二宽度w2。

单元接触插塞ccp可以设置在第一分离区ms1中，并且多个虚设沟道dch可以设置在第一分离区ms1与第二分离区ms2之间。例如，如图8a中所示，可以在每个段中设置一个虚设沟道dch，并且如图8b中所示，可以在每个段中设置四个虚设沟道dch。在本发明构思的示例性实施例中，当单元接触插塞ccp设置在第一分离区ms1中时，单元接触插塞ccp和虚设沟道dch可以彼此间隔开，且第一虚设绝缘层dil1置于单元接触插塞ccp与虚设沟道dch之间。因此，虚设沟道dch可以与单元接触插塞ccp独立地设置。因此，虚设沟道dch可以相对更密集地设置。虚设沟道dch的数量和布置不限于图8a和图8b中示出的示例性实施例，而是可以被改变。

图9是示出根据本发明构思的示例性实施例的半导体装置的平面图。图10是示出根据本发明构思的示例性实施例的图9的区域f的平面图。图11是示出根据本发明构思的示例性实施例的图10的半导体装置的沿线iii-iii'截取的剖视图。

参照图9至图11，半导体装置200可以包括存储器单元区cell和外围电路区peri。存储器单元区cell可以设置在外围电路区peri上。可选地，在本发明构思的示例性实施例中，存储器单元区cell可以设置在外围电路区peri下方。存储器单元区cell可以包括基底101、设置在基底101上的栅电极130和穿透栅电极130的沟道ch。外围电路区peri可以包括基体基底201、设置在基体基底201上的电路元件220、电路接触插塞270和布线280。

基体基底201可以具有在第一方向和第二方向上延伸的上表面。基体基底201可以包括元件分离层，从而可以限定有源区。包括杂质的源区/漏区205可以设置在有源区的一部分中。基体基底201可以包括诸如iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体的半导体材料。

电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极绝缘层222、间隔件层224和电路栅电极225。源区/漏区205可以设置在基体基底201中且位于电路栅电极225的两侧上。

外围区域绝缘层290可以设置在基体基底201上的电路元件220上。电路接触插塞270可以穿透外围区域绝缘层290，并且可以连接到源区/漏区205。电信号可以通过电路接触插塞270施加到电路元件220。在图中未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。布线280可以连接到电路接触插塞270，并且可以设置为多个层。

半导体装置200可以通过形成外围电路区peri和存储器单元区cell来制造，存储器单元区cell通过在外围电路区peri的上部上形成存储器单元区cell的基底101来形成。基底101可以具有与基体基底201的尺寸基本相同的尺寸，或者可以具有比基体基底201的尺寸小的尺寸。

垫区pad中的栅电极130可以通过布线层190和单元接触插塞ccp电连接到外围电路区peri中的电路元件220。贯穿布线155可以将垫区pad中的布线层190连接到外围电路区peri中的布线280。

贯穿布线155可以设置在垫区pad的中心区域中。贯穿布线155可以穿透垫区pad中的层间绝缘层60、堆叠结构gs、基底101和外围区域绝缘层290，并且在栅极替换工艺期间未被钨(w)替换的牺牲层180可以被包括在堆叠结构gs中。

由于在用于形成单元接触插塞ccp的蚀刻工艺期间，可以调整接触区域的深度，所以可以在同一工艺中形成单元接触插塞ccp和贯穿布线155。因此，在执行同一工艺时，可以增加单元接触插塞ccp穿透第一虚设绝缘层dil1的水平部分124的时间，相应地，可以确保贯穿布线155穿透层间绝缘层60、堆叠结构gs、基底101和外围区域绝缘层290并且连接到外围电路区peri中的布线280的时间。

图12至图24是示出根据本发明构思的示例性实施例的制造半导体装置的方法的剖视图。

参照图12，可以在基底101上交替地堆叠牺牲层180和成型绝缘层120。可以将牺牲层180和成型绝缘层120中的每个的一部分去除，以使牺牲层180在垫区pad中在第二方向上延伸不同的长度。

牺牲层180可以通过后续工艺被栅电极130代替。牺牲层180可以由相对于成型绝缘层120具有蚀刻选择性的材料形成，并且可以能够被蚀刻。例如，成型绝缘层120可以由氧化硅和氮化硅中的至少一种形成，牺牲层180可以由选自于硅、氧化硅、碳化硅或氮化硅之中的与成型绝缘层120的材料不同的材料形成。

在本发明构思的示例性实施例中，考虑到与其它元件的关系，每个成型绝缘层120的厚度和每个牺牲层180的厚度可以相对薄。在本发明构思的示例性实施例中，成型绝缘层120的厚度可以不相同。例如，最下面的成型绝缘层120中的每个可以具有相对薄的厚度，而最上面的成型绝缘层120中的每个可以具有相对大的厚度。成型绝缘层120的厚度和牺牲层180的厚度以及所包括的膜的数量不限于图中示出的示例性实施例，而是可以被改变。

可以对牺牲层180重复地执行光刻工艺和蚀刻工艺，使得上牺牲层180在垫区pad中可以比下牺牲层180延伸更少。因此，牺牲层180可以形成阶梯形状。可以将用于形成牺牲层180的材料额外地沉积在其中牺牲层180比上牺牲层180延伸得更远的区域中，并且牺牲层180的每个端部可以具有相对大的厚度。可以形成覆盖牺牲层180和成型绝缘层120的堆叠结构的上部的层间绝缘层60。

可以形成穿透牺牲层180和成型绝缘层120的第一开口op1。

第一开口op1可以通过以下方式形成：使用光刻工艺形成掩模层，并且执行第一蚀刻工艺(例如，各向异性蚀刻牺牲层180和成型绝缘层120)。第一开口op1可以以在第三方向上延伸的沟槽形式形成，并且第一开口op1在第二方向上截取的宽度可以朝向基底101减小。第一开口op1可以在第一方向上延伸。在第一蚀刻工艺中，基底101可以在第一开口op1的下部中被暴露，并且牺牲层180的侧壁和成型绝缘层120的侧壁可以在第一开口op1的两个侧壁上被暴露。

参照图13，可以通过执行用于对层间绝缘层60的侧壁、暴露的牺牲层180的侧壁和成型绝缘层120的侧壁进行选择性地蚀刻的第二蚀刻工艺来形成扩展的第一开口eop1。可以通过第二蚀刻工艺在第二方向上额外地蚀刻第一开口op1形成扩展的第一开口eop1。牺牲层180的上表面和下表面的部分可以通过扩展的第一开口eop1被暴露。

参照图14，可以在扩展的第一开口eop1中形成第一虚设绝缘层dil1和延伸部分125。可以使用原子层沉积(ald)工艺或化学气相沉积(cvd)工艺形成第一虚设绝缘层dil1和延伸部分125。第一虚设绝缘层dil1和延伸部分125可以包括与成型绝缘层120的材料不同的材料。例如，第一虚设绝缘层dil1和延伸部分125可以包括氧化铝(al2o3)，但发明构思不限于此。

可以在牺牲层180的上表面和下表面的通过扩展的第一开口eop1暴露的部分以及成型绝缘层120的侧壁上形成延伸部分125。每个延伸部分125在第三方向上截取的厚度可以与每个成型绝缘层120在第三方向上截取的厚度基本相同。

当第一虚设绝缘层dil1形成在扩展的第一开口eop1中时，第一虚设绝缘层dil1可以沿扩展的第一开口eop1的两个侧壁形成。第一虚设绝缘层dil1可以覆盖层间绝缘层60的上表面的未被蚀刻的部分。与基底101基本平行地设置的水平部分124可以被包括在其中第一虚设绝缘层dil1与最上面的牺牲层180接触的区域中。水平部分124可以覆盖每个最上面的牺牲层180的上表面的一部分。

参照图15，在扩展的第一开口eop1中，可以利用第二虚设绝缘层dil2填充第一虚设绝缘层dil1之间的空间。第二虚设绝缘层dil2可以覆盖层间绝缘层60的上表面。可以通过原子层沉积(ald)工艺或化学气相沉积(cvd)工艺形成第二虚设绝缘层dil2。第二虚设绝缘层dil2可以包括与第一虚设绝缘层dil1的材料不同的材料。例如，第二虚设绝缘层dil2可以包括诸如氧化硅或氮化硅的绝缘材料。

第一虚设绝缘层dil1和第二虚设绝缘层dil2可以被包括在第一分离区ms1中。

参照图16，可以使用化学机械抛光(cmp)工艺对第一虚设绝缘层dil1、第二虚设绝缘层dil2和层间绝缘层60的上部执行平坦化工艺。

参照图17，可以形成穿透层间绝缘层60、牺牲层180和成型绝缘层120的虚设沟道dch。虚设沟道dch可以在同一工艺中与单元阵列区car的沟道ch一起形成，并且可以具有与沟道ch的内部区域的结构相同的结构。

参照图18，可以形成穿透牺牲层180和成型绝缘层120的第二开口op2。

第二开口op2可以通过以下方式形成：使用光刻工艺形成掩模层，并对牺牲层180和成型绝缘层120执行各向异性蚀刻工艺。第二开口op2可以具有在第三方向上延伸的沟槽形式，并且第二开口op2在第二方向上的宽度可以朝向基底101减小。第二开口op2可以在第一方向上延伸。在该工艺中，基底101可以在第二开口op2的下部中被暴露，并且牺牲层180的侧壁和成型绝缘层120的侧壁可以在第二开口op2的两个侧壁上被暴露。

参照图19，可以通过第二开口op2去除牺牲层180。

可以使用湿蚀刻工艺相对于成型绝缘层120选择性地去除牺牲层180。因此，可以在成型绝缘层120之间形成多个侧表面开口，并且虚设沟道dch的侧壁的部分可以通过侧表面开口被暴露。在该工艺中，在去除牺牲层180之后，成型绝缘层120的结构稳定性可能劣化，但可以通过均具有鱼骨形状且与成型绝缘层120相邻的延伸部分125、第一虚设绝缘层dil1和虚设沟道dch稳定地支撑成型绝缘层120。由于延伸部分125、第一虚设绝缘层dil1和虚设沟道dch可以用作支撑台，所以可以防止成型绝缘层120的塌陷。因此，可以防止在第三方向上由成型绝缘层120和栅电极130的宽度减小引起的桥接缺陷。这是因为由单个虚设沟道dch支撑的每个成型绝缘层120在第二方向上截取的长度可以由于延伸部分125的形成而减小。

在该工艺中，可以相对于成型绝缘层120不选择性地去除牺牲层180的部分，而是可以保留牺牲层180的部分。例如，可以保留牺牲层180中的设置在第二开口op2与第一分离区ms1之间且未被第二开口op2穿透的最上面的牺牲层。

参照图20，可以利用导电材料填充去除了牺牲层180的区域，从而形成栅电极130。

栅电极130可以包括金属、多晶硅或金属硅化物材料。第二开口op2可以为用于形成栅电极130的材料提供传输路径。

在本发明构思的示例性实施例中，考虑到与其它元件的关系，每个成型绝缘层120的厚度和每个栅电极130的厚度可以相对薄。在本发明构思的示例性实施例中，栅电极130的厚度可以不相同。例如，在最下面的部分中的栅电极130可以具有相对薄的厚度，而在最上面的部分中的栅电极130可以具有相对大的厚度。考虑到与其它元件的关系，栅电极130的厚度可以相对薄。

参照图21，可以利用诸如氧化硅或氮化硅的绝缘材料填充第二开口op2，并且第二开口op2可以被包括在半导体装置100的第二分离区ms2中。可选择地，第二分离区ms2的上表面可以设置在比第一分离区ms1的上表面的水平高的水平上，并且可以设置在比虚设沟道dch的上表面的水平高的水平上。

参照图22和图23，可以形成覆盖层间绝缘层60的上表面的第一盖绝缘层70。可以形成穿透第二虚设绝缘层dil2，穿透第一虚设绝缘层dil1的水平部分124且与最上面的栅电极130接触的单元接触插塞ccp。可以形成与单元接触插塞ccp接触且设置在第一盖绝缘层70的上表面上的下布线层150。

参照图24，可以形成覆盖第一盖绝缘层70的上表面和下布线层150的上表面的第二盖绝缘层80。可以形成穿透第二盖绝缘层80且与下布线层150接触的中间布线层160。可以形成与中间布线层160接触且设置在第二盖绝缘层80的上表面上的上布线层170(如图5a中所示)。

下布线层150、中间布线层160和上布线层170可以被包括在布线层190中并被称为布线层190，并且可以电连接到单元接触插塞ccp。

根据本发明构思的前述示例性实施例，通过控制其中单元接触插塞与栅电极接触的区域和其中分离区与成型绝缘层接触的区域的结构，可以提供具有改善的电性能的半导体装置。

虽然上面已经参照本发明构思的示例性实施例示出和描述了本发明构思，但对于本领域普通技术人员而言将明显的是，在不脱离如由权利要求阐述的本发明构思的精神和范围的情况下，可以对其做出形式和细节上的修改和变化。