基于碳化硅的电子器件及其制造方法与流程

本公开涉及一种电子器件，具体涉及功率mosfet或肖特基二极管，并且涉及制造该电子器件的方法。

背景技术：

众所周知，具有宽禁带的半导体材料，特别是具有高禁带值、低导通电阻(ron)、高热导率值、高工作频率和高载流子饱和速度的半导体材料，对于生产诸如二极管或晶体管的电子部件(特别是用于电气应用)是理想的。一种具有上述特性并适用于制造电子部件的材料是碳化硅(sic)。特别地，就其先前列出的特性而言，各种多型体的碳化硅(例如3c-sic、4h-sic、6h-sic)比硅更优选。

sic(4h-sic)的六边形多型体是迄今为止研究最为广泛的多型体，并且目前市场上可以获得的是批量生产的4h-sic晶片，即使其成本高于通常的硅晶片。3c-sic比4h-sic具有显著的成本优势，因为它可以通过cvd(化学气相沉积)在si上直接生长。在si上提供高质量的3c-sic外延层，能够实现经济方便的sic功率器件，例如，适于在650v至1200v的范围内操作。

相对于具有硅衬底的类似器件，具有碳化硅衬底的电子器件呈现出进一步的优点，诸如传导模式下的低发射电阻、低泄漏电流和高工作频率。特别地，sic肖特基二极管表现出更高的开关性能，这使得sic电子器件特别适合于高频率应用。

大量的科学工作还报告了碳化硅中的(sic)mosfet器件的良好的开关性能。从工业的角度来看，除开关性能外，sicmosfet器件同样呈现出良好的结构强度，这是电力系统所需要的特性。

然而，经常在实验中观测到在mos(金属氧化物半导体)结构中固定正电荷的存在，其中氧化物为二氧化硅(sio2)并且半导体为立方碳化硅(3c-sic)。还发现了在3c-sic衬底上热生长或在3c-sic衬底上沉积的sio2显示出与mos结构中观察到的相似的正电荷水平，这表明电荷来自于在3c-sic表面(sic和sio2之间的界面)处存在的界面状态，而不是来自氧化物。

氧化物界面上正电荷的存在可能改变mosfet的工作特性，或者可能影响器件边缘终端的电场分布，或者在极端情况下，在氧化物/sic界面处可能生成不期望的反转层，从而导致高水平的结泄漏电流。此外，氧化物/sic界面处的缺陷会产生随界面处的表面电位的调制而改变占空比的状态，这也会影响器件的开关并导致不稳定。

技术实现要素：

根据本公开，提供了一种电子器件及其制造方法。

附图说明

为了更好地理解本公开，现在纯粹地通过非限制性示例参考附图来描述其优选实施例，其中：

图1示出了根据本公开的一个方面的mosfet器件的侧面截面图；和

图2示出了根据本公开的另一个方面的肖特基二极管的侧面截面图。

具体实施方式

图1是根据本公开的一个方面的晶体管20(特别是垂直沟道mosfet，更特别地是功率mosfet)的x、y、z轴的(三维)笛卡尔参考系的截面图。晶体管20包括：栅极端子g(形成控制端子)，该栅极端子g在使用中可以耦合到偏置电压vgs的发生器；第一导电端子s，该第一导电端子s包括源极区域26(n型植入区域)和源极金属化物59(与源极区域26电接触)；以及第二导电端子或漏极端子d(包括漏极金属化物27)。在使用中，通过适当的偏置，在源极区域26和漏极金属化物27之间建立多数载流子(这里是电子)的导电沟道。

更详细地说，晶体管20包括半导体本体48(特别是sic，更特别地是3c-sic)，该半导体本体具有沿z轴方向彼此相对的第一和第二面48a、48b。特别地，图1示出了包括基底衬底36的半导体本体，外延生长的结构层38在基底衬底36上延伸，其具有漂移层的功能。衬底36具有第一导电类型(这里为n型)和掺杂水平(例如，在1·10¹⁸cm^-3和5·10¹⁹cm^-3之间的范围)。结构层38具有第一导电类型(这里为n型)和比衬底36的掺杂水平低的掺杂水平(例如，在1·10¹⁴cm^-3到5·10¹⁶cm^-3之间的范围)。

根据本公开的一个方面，半导体本体48的多型体是碳化硅的立方多型体或3c-sic。然而，本公开还适用于碳化硅的不同多型体，诸如，例如，4h-sic。

栅极端子g在半导体本体48的第一面48a上延伸，具有与第一导电类型相反的第二导电类型(这里是p型植入区域)的本体区域45在(面向)第一面48a处的半导体本体48中(更具体地说，在结构层38中)延伸；具有第一导电类型的源极区域26在(面向)第一表面48a处的本体区域45中延伸；漏极金属化物27在与半导体本体48的第二面48b相对应的位置中延伸。因此，晶体管20是垂直导电型的(即，导电沟道在沿z轴的主方向上延伸)。

栅极端子g包括绝缘或介电层52(具有栅极介电功能)，例如由含铝的化合物、多层或合金(例如，al2o3、aln、alon)制成。绝缘层52同样可以由包括上述材料(例如，al2o3、aln、alon、aln/sin、al2o3/hfo2、sio2/al2o3/sio2)的形成堆叠的多个子层或多层形成。

可以用于形成绝缘层52的其他材料包括nio、ceo2、hfo2、sin和sio2/hfo2/sio2。

绝缘层52具有沿z轴测量的在10nm到100nm之间的厚度。

栅极端子g还包括在绝缘层52上延伸的栅极金属化物53。

绝缘或介电层56在栅极区域24上延伸，并且特别地由二氧化硅(sio2)或氮化硅(sin)制成，其沿z轴测量的厚度在0.5μm到1.5μm之间。此外，在绝缘层56附近延伸的是源极端子58，特别地，源极端子58由金属材料(例如，铝)制成的，其厚度沿z轴测量在0.5μm到2μm之间。

源极端子58延伸直至其接触源极区域26，或者通过源极金属化物59(还被称为可选欧姆接触区域59)连接到源极区域26。

在半导体本体48的第二面48b上延伸的是金属层27，金属层27例如由ti/ni/au制成，金属层27形成漏极端子d。有利于欧姆接触的界面层(未示出，例如由硅化镍制成)可以在半导体本体48和金属层27之间存在。

绝缘层52被设计为呈现高密度的电子陷阱。众所周知，电子陷阱广泛存在于绝缘材料中，既遵循沉积工艺，又作为其沉积后对绝缘层52进行一次或多次处理的结果。

例如，通过ald(原子层沉积)工艺或cvd(化学气相沉积)工艺沉积al2o3，获得非晶绝缘层，其中原子的配位背离了理想晶体的结构。在通过非限制性示例提供的实施例中，以tma(三甲基铝)作为铝前驱体，在氧等离子体中以大约250℃的温度在生长/沉积室中执行ald/cvd工艺。

在这些条件下，结构中存在的缺陷(诸如，特别是氧空穴)意味着所沉积的材料设置有电子陷阱。

如上所述，进一步的特殊处理有利于电子陷阱的形成。这种处理包括：

a.在还原环境中进行热退火处理，以增加氧空穴(例如，在具有从n2、ar和nh3中选择的气体的腔室中)；

b.将电压(例如，正电压)施加到绝缘层52，该绝缘层52适于有利于电子在绝缘层中积聚；和

c.在绝缘层52的沉积或生长步骤期间，经由引入电负性原子种类(例如，氟)进行原位掺杂。

通过以上讨论的结果，绝缘层52中存在的负电荷补偿了由sic半导体本体48(特别是3c-sic)提供的、具有相反(正)电荷的电离施主。因此获得具有正阈值电压vth的mosfet器件。事实上，本身已知的3c-sic的固有特性设想在与绝缘体的界面处形成正电荷。

图2示出了肖特基(二极管)器件60的x、y、z轴的(三维)笛卡尔参考系的侧面截面图。

肖特基器件60包括半导体本体68(特别是sic，更特别地是3c-sic)；然而，这里所描述的还适用于其他sic多型体，例如4h-sic。半导体本体68具有沿z轴方向彼此相对的第一面和第二面68a、68b。图2示出了根据实施例的半导体本体68，该半导体本体包括基底衬底69，其上延伸有外延生长的结构层70，其具有漂移层的功能。衬底69具有第一导电类型(这里为n型)和掺杂水平(例如，在1·10¹⁸cm^-3和5·10¹⁹cm^-3之间的范围)。结构层70具有第一导电类型和比衬底69的掺杂水平低的掺杂水平(例如，在1·10¹⁴cm^-3到1·10¹⁷cm^-3之间的范围)。

肖特基器件60还包括：由金属材料制成的阴极端子72，该阴极端子在半导体本体68的第二面68b上延伸；以及由金属材料制成的阳极端子74，该阳极端子在半导体本体68的第一面68a上延伸。在使用中，通过适当的偏置，在阳极端子和阴极端子之间建立导电沟道。

肖特基器件60具有一个或多个沟槽73，该沟槽73沿平行于z轴的主方向在半导体本体68中(特别是在漂移层70中)在深度上延伸。例如，每个沟槽73具有从第一面68a开始到第二面68b测量的深度d1，其值在100nm到1000nm之间。在存在多个沟槽73的情况下，每个沟槽73沿x轴的方向与紧邻的沟槽73相隔一定距离，由结构层70的一部分隔开。结构层70的该部分具有沿x轴方向的延伸d2，例如，其值在100nm到5000nm之间。

每个沟槽73部分地由绝缘层80填充，该绝缘层覆盖了每个相应沟槽73的侧壁和底部。此外，每个沟槽73的填充由渗透和/或覆盖沟槽73的阳极端子74的部分82完成。因此，每个部分82通过相应的绝缘层80与结构层70绝缘。

为绝缘层80选择的材料与先前描述的绝缘层52的材料类型相同。此外，绝缘层80的设计方式与参考绝缘层52所描述的类似，即，以便为多数载流子(这里是电子)呈现大量数目的陷阱。

因此，绝缘层80可以以类似于先前参考绝缘层52所描述的方式制造，以获得在电子陷阱的存在方面所需的特性。

肖特基结71由多个金属-半导体结形成，这些金属半导体结存在于漂移层70和阳极金属化物74的金属层之间的界面处。特别地，肖特基(半导体-金属)结71由漂移层70(n型掺杂)的部分与阳极金属化物74的相应部分直接电接触形成。

在绝缘层80处存在净负电荷使得能够平衡结构层70与界面处的正电荷，从而能够优化二极管60的抑制特性。特别地，可以通过修改二极管的on电压和对肖特基接触的负偏置的抑制特性来优化表面耗尽层。

通常，本公开适用于一种通用电子设备，该电子设备包括：碳化硅sic的半导体本体，该半导体本体具有沿第一方向(z)彼此相对的第一面和第二面，在所述第一面上呈现正电荷载流子，该正电荷载流子形成正界面电荷；第一导电端子，该第一导电端子在半导体本体的第一面延伸；第二导电端子，该第二导电端子在半导体本体的第二面延伸；半导体本体中的沟道区域，该沟道区域被配置为在使用中容纳第一导电端子和第二导电端子之间的电子流；绝缘材料的陷阱层，该陷阱层在所述沟道区域处与半导体本体电接触地延伸，并且被设计成呈现生成负电荷的电子俘获状态，诸如至少部分地平衡所述正界面电荷。

特别地，陷阱层52、80是绝缘层，该绝缘层至少具有设置为与用于制造上述器件的半导体的导带在能量上非常接近(例如，在0ev和2ev之间)的能级。

从对本公开的特征的检查来看，它提供的优点是显而易见的。

最后，很明显，在不背离本公开的范围的情况下，可以对本文所描述和说明的内容进行修改和变更。

例如，本公开可以应用于一般晶体管和二极管中基于除3c-sic或4h-sic以外的sic多型体的器件。

此外，本公开可以应用于基于除sic以外的材料的器件，例如gan和algan/gan(常关型hemt)。

此外，本公开发现在除上述实施例中描述的电子器件之外的电子器件中的广泛应用，例如vmos(垂直沟道mosfet)、dmos(扩散mosfet)、cmos(互补mosfet)。

本公开还可以发现在水平沟道器件中，使用设置为与p型半导体接触的绝缘层内的捕获层的应用。

可以组合上述各种实施例以提供另外的实施例。根据上述详细描述，可以对实施例进行这些和其他更改。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求被赋予的等同物的全部范围。因此，权利要求不受本公开的限制。