半导体器件及其形成方法与流程

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。

背景技术：

随着半导体技术的不断发展，半导体器件的尺寸随之缩减，半导体器件中的各个结构之间的排布也更加紧密。例如，针对具有多个晶体管的半导体器件而言其各个晶体管的尺寸越来越小，以及在同等空间下可以排布有更多数量的晶体管。此时，虽然可以大大提高半导体器件的排布密集度，然而也会随之带来一些问题。

以所述半导体器件中具有多个功率晶体管(例如，绝缘栅双极型晶体管)为例，由于功率晶体管在其工作过程中电流密度大，从而使得密集排布的功率晶体管之间存在抗短路能力差的缺点。为此，通常可以通过降低有效沟道的密度，来减小饱和电流密度，以提高其抗短路能力。此外，为了在降低器件的有效沟道密度的同时，还保持器件的耐压不受到太大的影响，则可以采用伪栅极结构来实现。即，通过设置伪栅极结构，可以在提高器件的抗短路能力的基础上，保障器件的耐压性能，然而针对现有的半导体器件仍然还需要进一步优化。

技术实现要素：

本发明的目的在于提供一种半导体器件，以进一步优化半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体器件，包括：

衬底，所述衬底中形成有多个沟槽，所述多个沟槽包括第一沟槽和第二沟槽；

栅极结构，填充在所述第一沟槽中，并且所述栅极结构具有预定掺杂类型，以用于构成功率晶体管的栅极结构；以及，

伪栅极结构，填充在所述第二沟槽中，并且至少部分伪栅极结构中形成有掺杂类型相反的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂邻接以构成具有pn结结构的温度传感器。

可选的，所述功率晶体管为绝缘栅双极型晶体管。

可选的，所述至少部分伪栅极结构中的pn结结构串联连接或并联连接。

可选的，所述栅极结构和所述伪栅极结构沿着第一方向依次排布，并且所述栅极结构和所述伪栅极结构均沿着第二方向延伸；以及，所述第一掺杂区和所述第二掺杂区沿着伪栅极结构的延伸方向排布在所述伪栅极结构中。

可选的，所述衬底中还形成有阱区，所述阱区形成在相邻的沟槽之间，并且所述伪栅极结构中的所述至少一掺杂区中和所述阱区的掺杂类型相同掺杂区的掺杂浓度与所述阱区的掺杂浓度相同。

可选的，所述衬底中还形成有源区，所述源区至少形成在所述第一沟槽的侧边，并且所述伪栅极结构中的所述至少一掺杂区中与所述源区的掺杂类型相同的掺杂区的掺杂浓度和所述源区的掺杂浓度相同。

本发明的另一目的在于提供一种半导体器件的形成方法，包括：

提供一衬底，并在所述衬底中形成多个沟槽，所述多个沟槽包括第一沟槽和第二沟槽；

在所述第一沟槽中形成栅极结构，在所述第二沟槽中形成伪栅极结构，其中所述栅极结构具有预定掺杂类型以用于构成晶体管的栅极结构，以及至少部分伪栅极结构中形成有掺杂类型相反的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂邻接以构成具有pn结结构的温度传感器。

可选的，所述形成方法还包括在所述衬底中形成阱区，所述阱区形成在相邻的沟槽之间；以及，在形成所述阱区时还包括：在所述伪栅极结构中形成掺杂类型相同的掺杂区。

可选的，所述形成方法还包括在所述衬底中形成源区，所述源区至少形成在所述第一沟槽的侧边；以及，在形成所述源区时还包括：在所述伪栅极结构中形成掺杂类型相同的掺杂区。

可选的，所述栅极结构和所述伪栅极结构的形成方法包括：

在所述第一沟槽和所述第二沟槽中填充未掺杂的栅极材料层；

执行第一离子注入工艺，以在所述第二沟槽中的栅极材料层中形成具有第一掺杂类型的第一掺杂区；以及，

执行第二离子注入工艺，以在所述第二沟槽中的栅极材料层中形成具有第二掺杂类型的第二掺杂区；

其中，在所述第一离子注入工艺中，还对所述第一沟槽中的栅极材料层注入第一掺杂类型的掺杂离子以形成具有第一掺杂类型的栅极结构；或者，在所述第二离子注入工艺中，还对所述第一沟槽中的栅极材料层注入第二掺杂类型的掺杂离子以形成具有第二掺杂类型的栅极结构。

在本发明提供的半导体器件中，利用栅极结构构成有效的功率晶体管器件，并且还在多个栅极结构之间还穿插设置有伪栅极结构，如此，即能够在提高半导体器件的抗短路能力的基础上，维持器件的耐压性能。同时，本发明的伪栅极结构中还集成设置有集成半导体结构(包括具有pn结结构的温度传感器)，从而可以有效提高半导体器件的空间利用率。

具体而言，针对具有功率晶体管的半导体器件而言，所述功率晶体管器件可以进一步可以为igbt晶体管，此时在伪栅极结构中集成设置温度传感器，从而能够在器件内部实时、精确的监测器件的温度，有利于及时的调控器件的工作温度，保障了半导体器件的可靠性。

附图说明

图1为本发明一实施例中的半导体器件的结构示意图；

图2为本发明一实施例中的半导体器件其主要示意出栅极结构和伪栅极结构的结构示意图；

图3为本发明一实施例中的半导体器件其多个pn结相互连接的电路示意图；

图4～图8为本发明一实施例中的半导体器件的形成方法在其制备过程中的结构示意图。

其中，附图标记如下：

100-衬底；

110-第一沟槽；

120-第二沟槽；

200-栅极材料层；

210-栅极结构；

220-伪栅极结构；

310-第一掺杂区；

320-第二掺杂区；

400-绝缘层；

500-阱区；

600-源区；

700-发射区。

具体实施方式

以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1为本发明一实施例中的半导体器件的结构示意图，图2为本发明一实施例中的半导体器件其主要示意出栅极结构和伪栅极结构的结构示意图。结合图1和图2所示，所述半导体器件包括衬底100以及形成在所述衬底100中的栅极结构210和伪栅极结构220。

具体的，所述衬底100中形成有多个沟槽，所述多个沟槽包括第一沟槽110和第二沟槽120。其中，所述栅极结构210形成在所述第一沟槽110中，所述伪栅极结构220形成在所述第二沟槽120中。以及，在所述沟槽的底壁和侧壁上还形成有绝缘层400，即，所述第一沟槽110的内壁上形成有绝缘层400，所述栅极结构210形成在第一沟槽的绝缘层400上，所述第二沟槽110的内壁上也形成有绝缘层400，所述伪栅极结构220形成在第二沟槽的绝缘层400上。

进一步的，所述栅极结构210具有预定掺杂类型以用于构成功能性的功率晶体管。例如，所述栅极结构210为p型，则可用于构成p型功率晶体管，或者所述栅极结构210为n型，则可用于构成n型功率晶体管。即，利用所述栅极结构210所构成的晶体管为功能性晶体管，其具备晶体管的正常功能。

以及，所述伪栅极结构220(dummygate)的性能参数不同于栅极结构210的性能参数。具体的，所述伪栅极结构220并不用于构成功能性晶体管，其不具备晶体管的栅极特性。

需要说明的是，由于在多个栅极结构210之间穿插设置有伪栅极结构220，相当于在多个具有功能性的有效晶体管中穿插设置无功能性的无效晶体管，有利于降低整个半导体器件的电流密度，从而能够有效提高半导体器件的抗短路能力。此时，对应在所述栅极结构210周边的衬底即能够用于形成导电沟道，而对应在所述伪栅极结构220周边的衬底则不会形成导电沟道。

还需要说明的是，由于半导体器件不仅具有栅极结构210，还具有伪栅极结构220，从而可以同时利用所述栅极结构210和所述伪栅极结构220实现器件的高耐压性能。

其中，所述伪栅极结构220在多个栅极结构210之间穿插设置的密度可以根据实际状况调整。例如，可以在两个相邻的栅极结构210之间仅设置有一个伪栅极结构220(即，栅极结构210和伪栅极结构220交替排布)；或者，也可以在两个相邻的栅极结构210之间设置有两个或多于两个的伪栅极结构220(即，每间隔一个栅极结构210即设置有两个或两个以上的伪栅极结构220)；又或者，也可以在每间隔若干个栅极结构210即设置有一个或若干个伪栅极结构220(例如，每间隔两个栅极结构210即设置两个伪栅极结构220)等。

本实施例中，以两个相邻的栅极结构210之间设置有一个伪栅极结构220为例进行解释说明。

继续参考图1和图2所示，本实施例中还利用至少部分伪栅极结构220进一步集成设置其他的半导体结构(例如，温度传感器或电阻结构等)，如此，即可充分利用所述伪栅极结构220的空间，提高半导体器件的空间利用率。尤其是，可以针对具体的半导体器件而集成设置具备特定功能的半导体结构，以辅助提升所述半导体器件的器件性能。

需要说明的是，可以在半导体器件的所有伪栅极结构220中均集成设置集成半导体结构(例如，利用掺杂类型相反的掺杂区所构成的pn结进一步形成温度传感器)。当然，也可以仅在部分的伪栅极结构220中集成设置集成半导体结构(例如，温度传感器)。具体的配置数量和位置可以根据实际半导体器件进行调整。

本实施例中，在所述至少部分伪栅极结构220中形成有掺杂类型相反的第一掺杂区310和第二掺杂区320。具体的，第一掺杂区310具有第一掺杂类型，第二掺杂区320具有第二掺杂类型。

可选的，所述伪栅极结构220例如还包括第三区域，所述第三区域可以为未掺杂区域。可以认为，所述伪栅极结构220中的第一掺杂区310和第二掺杂区320是通过对未掺杂的伪栅极结构220执行离子掺杂工艺以形成，以及伪栅极结构220中未被离子掺杂的区域即构成未掺杂的第三区域。

当然，所述伪栅极结构220的第三区域还可以是掺杂浓度不同于第一掺杂区310和第二掺杂区320的区域。例如，所述伪栅极结构220的第三区域和第一掺杂区310的掺杂类型相同，且掺杂浓度低于第一掺杂区310的掺杂浓度；或者，所述伪栅极结构220的第三区域和第二掺杂区320的掺杂类型相同，且掺杂浓度低于第二掺杂区320的掺杂浓度。

继续参考图1和图2所示，所述第一掺杂区310和所述第二掺杂区320可以相互邻接以构成pn结结构。以及，可以利用所述pn结结构进一步构成温度传感器和/或eds静电二极管等。

其中，利用所述栅极结构210所构成的晶体管器件为功率晶体管器件，本实施例中，所述晶体管器件为绝缘栅双极型晶体管(insulatedgatebipolartransistor，igbt)，此时利用所述第一掺杂区310和所述第二掺杂区320所构成的pn结结构进一步形成温度传感器。具体而言，针对功率晶体管器件而言，在反复开启和关断时会产生大量的热量，热量的积累极易导致器件的工作性能退化，影响器件的可靠性。因此，及时的探测并调控器件的工作温度，对于制作高可靠性的功率模块有着重大的现实意义。基于此，即可以在功率晶体管器件中集成设置有温度传感器，以实现对温度的实时精确的监控。

具体而言，利用pn结结构构成温度传感器时，此时例如可以利用pn结结构的导电性能能够随着温度的变化而变化的这一性质，从而可以通过检测pn结结构的导电性能来确定半导体器件内部的温度变化，以实现实时、精确的检测半导体器件的温度。

即，本实施例中，针对具有对温度敏感的功率晶体管的半导体器件，直接在半导体器件中集成设置温度传感器，从而可以更加直接、及时和精确的检测出功率晶体管的温度，进而可以实时的调控器件的工作温度，保障了半导体器件的可靠性。

继续参考图1和图2所示，所述第一掺杂区310和所述第二掺杂区320沿着伪栅极结构220的延伸方向排布在所述伪栅极结构220中。具体的，所述栅极结构210和所述伪栅极结构220沿着第一方向依次排布，并且所述栅极结构210和所述伪栅极结构220均沿着第二方向延伸，基于此，所述第一掺杂区310和所述第二掺杂区320即相应的沿着第二方向依次排布。

进一步的，在形成有pn结结构的至少部分伪栅极结构220中，可以使各个伪栅极结构220中均形成有相同数量的pn结结构，或者也可以形成有不同数量的pn结结构。例如，可使部分的伪栅极结构220中仅形成有一组pn结结构，以及使另一部分伪栅极结构220中形成有两组或两组以上的pn结结构。在本实施例的图2和图3中，仅示意性的示出了每一伪栅极结构220中的一组pn结结构。

其中，所述至少部分伪栅极结构220中的pn结结构的连接方式可以根据具体情况对应调整，具体的，可使所述至少部分伪栅极结构中的pn结结构以串联连接或并联连接。例如，同一个伪栅极结构220中的至少两组pn结结构之间可以串联连接；以及，不同伪栅极结构220中的pn结结构可以串联连接，或者也可以并联连接。此处不做限定。

图3为本发明一实施例中的半导体器件其多个pn结结构相互连接的等效电路图。如图3所示，多个pn结结构中，可以使部分pn结结构串联连接，以及另一部分pn结结构并联连接。应当认识到，通过电性连接多个pn结结构，从而在执行温度检测时，可以有效保障温度检测的灵敏度和精确度。

其中，在图3所示的等效电路图中，串联有多个二极管的上支路中其多个二极管例如用于构成温度传感器。具体而言，在对所述上支路施加正向电压时，上支路中的多个二极管导通并可获取对应的电流，如此，即可根据所述上支路中多个二极管的导通性能，判断出器件的内部温度。

以及，在图3所示的等效电路图中，仅连接有1个二极管的下支路中其二极管相对于上支路中的二极管为反向二极管，例如可用于构成esd静电二极管。具体而言，当器件中产生有静电时，此时静电即可通过下支路中的二极管导出，避免了静电击穿上支路中的二极管，起到对整个电路的静电保护。

继续参考图2所示，所述伪栅极结构220中的掺杂区的掺杂深度不低于所述伪栅极结构220的深度。本实施例中，所述第一掺杂区310和所述第二掺杂区320的底部可以扩展至所述伪栅极结构220的底部。当然，其他实施例中，所述第一掺杂区310和所述第二掺杂区320的底部也可以未扩展至所述伪栅极结构220的底部，此时，所述伪栅极结构220的第三区域即环绕所述第一掺杂区310和第二掺杂区320的底部而相互连接并呈现为一体结构。如此，即有利于实现伪栅极结构220中的第三区域的电性引出。

例如，可将所述伪栅极结构220中的第三区域和栅极结构210连接；或者，还可以与晶体管器件的阱区连接；或者，也可以使伪栅极结构220的第三区域浮空；又或者，也可以使伪栅极结构220的第三区域与终端区中的场限环连接等。只要可以利用所述伪栅极结构220实现器件的高耐压性能均可。

进一步的，所述栅极结构210和所述伪栅极结构220的材料可以均包括多晶硅。本实施例中，所述栅极结构210可以为掺杂有预定掺杂类型的多晶硅层，以及所述伪栅极结构220包括未掺杂的多晶硅区域、p型多晶硅区域和n型多晶硅区域。

继续参考图1所示，所述衬底100中还形成有阱区500，所述阱区500形成在相邻的沟槽之间。在功能性晶体管导通的过程中，所述阱区500靠近栅极结构210的部分可用于反型形成导电沟道。其中，所述阱区500从所述衬底100的表面往衬底100的内部扩散延伸，并且所述阱区500还进一步横向延伸至所述沟槽的侧壁上，以及所述阱区500的掺杂类型与所述栅极结构210的掺杂类型相反。

可选的方案中，可以使所述伪栅极结构220中和阱区500的掺杂类型相同的掺杂区(即，第一掺杂区310或第二掺杂区320)，与所述阱区500具有相同的掺杂浓度。例如，若伪栅极结构220中第一掺杂区310的掺杂类型和阱区500的掺杂类型相同，则可使所述第一掺杂区310和所述阱区500具有相同的掺杂浓度(此时，例如可以利用同一道离子注入工艺同时形成所述第一掺杂区310和所述阱区500)；反之，若伪栅极结构220中第二掺杂区320的掺杂类型和阱区500的掺杂类型相同，则可使所述第二掺杂区320和所述阱区500具有相同的掺杂浓度(此时，例如可以利用同一道离子注入工艺同时形成所述第二掺杂区320和所述阱区500)。

进一步的，在所述衬底100中还形成有源区600，所述源区600形成在所述阱区500中并至少形成在所述第一沟槽110的侧边，以及所述源区600的掺杂类型和所述栅极结构210的掺杂类型相同。本实施例中，在所述第一沟槽110和所述第二沟槽120的侧边上均形成有所述源区600。

可选的方案中，可以使所述伪栅极结构220中和源区600的掺杂类型相同的掺杂区(即，第一掺杂区310或第二掺杂区320)，与所述源区600具有相同的掺杂浓度。例如，若伪栅极结构220中第一掺杂区310的掺杂类型和源区600的掺杂类型相同，则可使所述第一掺杂区310和所述源区600具有相同的掺杂浓度(此时，例如可以利用同一道离子注入工艺同时形成所述第一掺杂区310和所述源区600)；反之，若伪栅极结构220中第二掺杂区320的掺杂类型和源区600的掺杂类型相同，则可使所述第二掺杂区320和所述源区600具有相同的掺杂浓度(此时，例如可以利用同一道离子注入工艺同时形成所述第二掺杂区320和所述源区600)。

需要说明的是，在如上所述的可选的方案中，可以利用同一道离子注入工艺，同时形成阱区500以及伪栅极结构220中与阱区500的掺杂类型相同的区域，以及还可以利用同一道离子注入工艺，同时形成源区600以及伪栅极结构220中与源区600的掺杂类型相同的区域，此时，可使伪栅极结构220中的第一掺杂区310和第二掺杂区320的离子掺杂浓度分别与阱区500和源区600的离子掺杂浓度相同。然而，在其他的方案中，也可以利用额外的离子注入工艺分别形成第一掺杂区和/或第二掺杂区，即，可以单独执行离子注入工艺以形成所述第一掺杂区和/或第二掺杂区，此时即可以分别对第一掺杂区和/或第二掺杂区的离子注入参数进行灵活调整。

此外，本实施例中，半导体器件中的功能性晶体管为绝缘栅双极型晶体管(igbt)，基于此，则在所述衬底100中还可进一步形成有发射区700，所述发射区700形成于所述阱区500中。以及，所述发射区700的掺杂类型和所述阱区500的掺杂类型相同，且所述发射区700的掺杂浓度大于所述阱区500的掺杂浓度，进而可通过所述发射区700形成欧姆接触以引出igbt器件的发射极。

当然，针对igbt器件而言，通常还在所述衬底中形成有集电区(图中未示出)，此为本领域的常规设置，此处不再赘述。

基于如上所述的半导体器件，以下对半导体器件的形成方法进行详细说明。具体的，所述半导体器件的形成方法例如包括：

步骤s100，提供一衬底，并在所述衬底中形成多个沟槽，所述多个沟槽包括第一沟槽和第二沟槽；

步骤s200，在所述第一沟槽中形成栅极结构，在所述第二沟槽中形成伪栅极结构，其中所述栅极结构具有预定掺杂类型以用于构成功率晶体管，以及至少部分伪栅极结构中形成有掺杂类型相反的第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂邻接以构成具有pn结结构的温度传感器。

图4～图8为本发明一实施例中的半导体器件的形成方法在其制备过程中的结构示意图。以下结合附图对各个步骤进行详细说明。

在步骤s100中，具体参考图4所示，提供一衬底100，并在所述衬底100中形成多个沟槽，所述多个沟槽包括第一沟槽110和第二沟槽120。其中，所述第一沟槽110在用于在后续工艺中容纳栅极结构，第二沟槽用于在后续工艺中容纳伪栅极结构。

本实施例中，在该步骤中，所述第一沟槽110和所述第二沟槽120可以同时形成，并且可以具有相同的开口尺寸(例如，第一沟槽110和第二沟槽120的深度和宽度等相同)

在步骤s200中，具体参考图5～图7所示，在所述第一沟槽110中形成栅极结构210，在所述第二沟槽110中形成伪栅极结构220，其中所述栅极结构210具有预定掺杂类型以用于构成功率晶体管，以及至少部分伪栅极结构220中形成有掺杂类型相反的第一掺杂区310和第二掺杂区320。以及，在执行离子注入工艺以形成掺杂区时，并没有对整个伪栅极结构220均进行离子注入。

本实施例中，可以使所述第一掺杂区310的掺杂类型和所述栅极结构210的掺杂类型相同，或者使所述第二掺杂区320的掺杂类型和所述栅极结构210的掺杂类型相同。

进一步的，在形成所述栅极结构210和所述伪栅极结构220之前，还包括在所述沟槽的内壁上形成绝缘层400，后续所形成的栅极结构210和伪栅极结构220即相应的形成在所述绝缘层400上。以及，所述栅极结构210和所述伪栅极结构220的制备顺序不做限制，例如可以先制备栅极结构210，或者先制备伪栅极结构220，又或者还可以同时制备栅极结构210和伪栅极结构220。

本实施例中，同时制备栅极结构210和伪栅极结构220。具体的，所述栅极结构210和所述伪栅极结构220的形成方法包括如下步骤。

第一步骤，具体参考图5所示，在所述第一沟槽110和所述第二沟槽120中填充未掺杂的栅极材料层200。所述栅极材料层200的材料例如包括多晶硅。

第二步骤，具体参考图6所示，执行第一离子注入工艺，以在所述第二沟槽120中的栅极材料层200的部分区域中形成具有第一掺杂类型的区域。其中，具有第一掺杂类型的区域可以为伪栅极结构220的第一掺杂区或者第二掺杂区。本实施例中，以第一掺杂类型的区域为第一掺杂区310为例进行解释说明，即，通过所述第一离子注入工艺，以对第二沟槽120中的栅极材料层的第一掺杂区注入第一掺杂类型的掺杂离子，以形成具有第一掺杂类型的第一掺杂区310。

进一步的，当所形成的栅极结构210的掺杂类型和所述第一掺杂区310的掺杂类型相同时，则可以在执行所述第一离子注入工艺时，还包括对第一沟槽110中的栅极材料层200注入第一掺杂类型的掺杂离子，以形成具有第一掺杂类型的栅极结构210。反之，当所形成的栅极结构210的掺杂类型和所述第一掺杂区310的掺杂类型不同时，则在执行所述第一离子注入工艺的过程中，即可利用掩模工艺遮挡所述第一沟槽110。

第三步骤，具体参考图7所示，执行第二离子注入工艺，以在所述第二沟槽120中的栅极材料层200的部分区域中形成具有第二掺杂类型的区域。本实施例中，第二掺杂类型的区域为第二掺杂区320，即，通过所述第二离子注入工艺，以对第二沟槽120中的栅极材料层的第二掺杂区注入第二掺杂类型的掺杂离子，以形成具有第二掺杂类型的第二掺杂区320。

本实施例中，所形成的栅极结构210的掺杂类型和所述第二掺杂区320的掺杂类型相同，从而在执行所述第二离子注入工艺时，还包括对第一沟槽110中的栅极材料层200注入第二掺杂类型的掺杂离子，以形成具有第二掺杂类型的栅极结构210。

即，本实施例中，可以使伪栅极结构220中与所述栅极结构210具有相同掺杂类型的掺杂区，与所述栅极结构210通过同一离子注入步骤同时形成。当然，其他实施例中，也可以在不同的离子注入步骤对第一沟槽110中的栅极材料层和第二沟槽120中的栅极材料层的掺杂区分别进行离子注入。

此外，需要说明的是，本实施例中，以优先形成伪栅极结构220中不同于栅极结构210的掺杂区(第一掺杂区310)为例解释说明。然而其他实施例中，也可以优先形成伪栅极结构220中与栅极结构210的掺杂类型相同的掺杂区(第二掺杂区320)，并优先形成栅极结构，即其他实施例中，可以先执行如上所述的第三步骤，再执行如上所述的第二步骤。

进一步的方案中，所述半导体器件的形成方法还包括：在所述衬底100中形成阱区500，所述阱区500形成在相邻的沟槽之间。以及，所述阱区500的掺杂类型不同于所述栅极结构210的掺杂类型。

本实施例中，还可以进一步使所述伪栅极结构220中与所述阱区500具有相同掺杂类型的掺杂区(即，本实施例中的第一掺杂区310)，在同一离子注入步骤中同时形成。即，在形成所述阱区500时还包括：在所述伪栅极结构220中形成掺杂类型相同的第一掺杂区310。

具体参考图6所示，通过第一离子注入工艺，形成所述阱区500，并对第二沟槽120中的栅极材料层200的第一掺杂区进行掺杂，以形成具有第一掺杂类型的第一掺杂区310。此时，所形成的第一掺杂区310的离子掺杂浓度即等于或接近于所述阱区500的离子掺杂浓度。

此外，所述半导体器件的形成方法还包括：在所述衬底100中形成源区600，所述源区600至少形成在所述第一沟槽110的侧边。以及，所述源区600的掺杂类型和所述栅极结构210的掺杂类型相同，基于此，即可进一步使所述栅极结构210和所述源区600在同一离子注入步骤中进行离子掺杂。

本实施例中，还可以使所述伪栅极结构220中与所述源区600具有相同掺杂类型的掺杂区(即，本实施例中的第二掺杂区320)，也在同一离子注入步骤中同时形成。即，在形成所述源区600时还包括：在所述伪栅极结构220中形成掺杂类型相同的第二掺杂区320。

具体参考图7所示，通过第二离子注入工艺，形成所述源区600，并对第一沟槽110中的栅极材料层进行离子注入以形成具有第二掺杂类型的栅极结构210，以及还对第二沟槽120中的栅极材料层的第二掺杂区进行掺杂，以形成具有第二掺杂类型的第二掺杂区320。此时，所形成的第二掺杂区320的离子掺杂浓度即等于或接近于所述源区600的离子掺杂浓度。

由此可见，本实施例所提供的形成方法中，在利用伪栅极结构220集成制备第一掺杂区310和第二掺杂区320时，可以直接与晶体管中的工艺步骤相结合，有利于简化工艺步骤。

可选的方案中，所形成的半导体器件包括绝缘栅双极型晶体管(igbt)。基于此，则所述半导体器件的形成方法还可以包括形成发射区。

具体参考图8所示，在所述衬底100中形成发射区700，所述发射区700形成于所述阱区500中。以及，所述发射区700的掺杂类型和所述阱区500的掺杂类型相同，且所述发射区700的掺杂浓度大于所述阱区500的掺杂浓度，进而可通过所述发射区700形成欧姆接触以引出igbt器件的发射极。

综上所述，本实施例提供的半导体器件中，伪栅极结构中还集成设置有集成半导体结构，从而可以有效提高半导体器件的空间利用率。

进一步的，还可以根据具体的半导体器件集成设置预定类型的半导体结构，以辅助提升所述半导体器件的器件性能。例如，针对具有功率晶体管的半导体器件而言，则可以在伪栅极结构中集成设置温度传感器，从而可以在器件的内部实时、精确的监测器件的温度，有利于及时的调控器件的工作温度，保障了半导体器件的可靠性。

需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。