半导体元件的制造方法与流程

本发明是一件分案申请，原申请的申请日为：2015年02月15日；原申请号为：201510081575.5；原发明创造名称为：半导体元件及其制造方法。

本发明涉及一种半导体制程，尤其涉及一种具有空气间隙的半导体元件及其制造方法。

背景技术：

随着半导体元件发展到纳米世代后，面临到的困难愈来愈多，譬如随着线宽缩小、线路密度增加等情况，在图案精确度与制程控制方面都有严峻的考验。

举例来说当制程进入35纳米世代后，不单只有线路宽度被缩小，线路间的距离也随之缩小。尤其是当线路间的沟槽的高宽比过高时，往往会产生隙填充不易的问题。此外，如要搭配金属硅化制程，则会发现沟槽内的介电层高度不均的问题，这估计是因为隙填充困难，所以有些沟槽内的介电层中有孔洞产生，进而导致回蚀这些介电层后，有孔洞的部位形成坑洞。另外，因为线路宽度变小，在介电层的隙填充过程中还可能受应力影响而发生线路弯折的问题。

技术实现要素：

本发明提供一种半导体元件，具有能避免栅极间耦合效应发生的空气间隙。

本发明另提供一种半导体元件的制造方法，能通过降低沟槽的高宽比而完成隙填充，并同时形成空气间隙。

本发明的一种半导体元件，包括基底、多个堆叠结构、介电层以及多个介电间隙壁。基底上具有上述堆叠结构，介电层则位于堆叠结构之间，其中两个堆叠结构之间具有空气间隙。至于介电间隙壁是位于空气间隙以上的堆叠结构的侧壁与介电层之间。

在本发明的一实施例中，上述堆叠结构之间的沟槽的高宽比例如大于11。

在本发明的一实施例中，上述介电间隙壁之间的沟槽的高宽比例如在7～11之间。

在本发明的一实施例中，上述介电层是拉伸氧化物以及上述介电间隙壁是压缩氧化物。

在本发明的一实施例中，上述介电层是压缩氧化物以及上述介电间隙壁是拉伸氧化物。

在本发明的一实施例中，上述介电间隙壁的材料包括低温氧化物。

在本发明的一实施例中，上述每个堆叠结构包括浮动栅极、位于浮动栅极上的栅间介电层、位于栅间介电层上的字符线、与位于字符线上的顶盖层。

在本发明的一实施例中，上述栅间介电层位于介电间隙壁的下方。

在本发明的一实施例中，上述栅间介电层与介电间隙壁的底部同平面。

本发明的一种半导体元件的制造方法，包括提供具有多个堆叠结构的基底，并在堆叠结构之间涂布流体材料，然后去除部分流体材料，以形成露出部分堆叠结构的牺牲层。在露出的堆叠结构的侧壁形成数个介电间隙壁，并完全去除上述牺牲层，再在基底上形成覆盖堆叠结构的介电层，并在介电间隙壁以下的两个堆叠结构之间具有空气间隙。

在本发明的另一实施例中，形成上述介电间隙壁的步骤包括在露出的堆叠结构上共形地形成一层低温氧化物层，再回蚀刻低温氧化物层，直到暴露出上述牺牲层。

在本发明的另一实施例中，上述每个堆叠结构包括浮动栅极、形成于浮动栅极上的栅间介电层、形成于栅间介电层上的字符线、与形成于字符线上的顶盖层。

在本发明的另一实施例中，上述牺牲层的厚度控制在使牺牲层的顶面在栅间介电层的位置以上。

基于上述，本发明通过先在沟槽底部形成牺牲层的方式，来缩小沟槽高宽比，因此能顺利完成介电层的隙填充步骤。另外，本发明还可利用不同的氧化层(分别具拉伸应力与压缩应力)，确保线路(即堆叠结构)不会弯折。而且，因为介电层在隙填充后会自然于堆叠结构之间的底部形成空气间隙，所以当堆叠结构的底部是浮动栅极，还能大幅改善浮动栅极间耦合的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1a至图1f是依照本发明的一实施例的一种半导体元件的制造流程剖面示意图；

图2a至图2c是图1f的半导体元件应用于金属硅化制程的剖面示意图。

附图标记说明：

100：基底；

102：栅极绝缘层；

104：堆叠结构；

106：浮动栅极；

108：栅间介电层；

110：字符线；

112：顶盖层；

114：衬层；

116：牺牲层；

118：低温氧化物层；

118a、118b：介电间隙壁；

120、120a：介电层；

122：空气间隙；

200：金属层；

202：金属硅化物层；

d：深度；

h1、h2：高度；

t：厚度；

w1、w2：宽度。

具体实施方式

图1a至图1f是依照本发明的一实施例的一种半导体元件的制造流程剖面示意图。

请参照图1a，首先在基底100表面一般有栅极绝缘层102之类的薄膜，然后在基底100上已形成有堆叠结构104，其中堆叠结构104之间的沟槽的高宽比(高度h1与宽度w1的比例)譬如大于11。当堆叠结构104之间的沟槽的高宽比大于11时，以本发明当前的技术将难面临隙填充困难的问题，而且堆叠结构104如为导体线路，也可能在后续制程中受力弯折。

在本实施例中，每个堆叠结构104例如有浮动栅极106、形成于浮动栅极106上的栅间介电层108、形成于栅间介电层108上的字符线110、与形成于字符线110上的顶盖层112。然而，本发明并不限于此，堆叠结构104可由其他构件组成。此外，堆叠结构104的导体材料(浮动栅极106和字符线110)表面还可形成如氧化层之类的衬层114。上述浮动栅极106例如多晶硅、栅间介电层108例如ono层、字符线110例如多晶硅、顶盖层112则例如氧化物或氮化物。

然后，请参照图1b，在堆叠结构104之间涂布流体材料(未示出)，上述流体材料例如旋涂碳(soc)或光致抗蚀剂(pr)，故可轻易地填入高宽比极高的堆叠结构104之间。由于soc或光致抗蚀剂对于堆叠结构104所施加的应力很小，所以并不会使堆叠结构104弯折。然后，去除部分流体材料，以形成露出部分堆叠结构104的牺牲层116，其中牺牲层116的厚度t可被控制在特定位置，譬如使牺牲层116的顶面在栅间介电层108的位置以上，这将有利于控制后续形成的空气间隙的位置。前述去除部分流体材料的方法例如使用氧(o2)等离子体或利用高温烧除。去除部分流体材料的过程中并不会对堆叠结构104本身造成伤害。

接着，请参照图1c，在露出的堆叠结构104上共形地形成一层低温氧化物层118，譬如使用温度在200℃以下的低温氧化制程形成厚度约数十纳米至数纳米左右的薄膜。

然后，请参照图1d，回蚀刻低温氧化物层118，直到曝露出牺牲层116，并在露出的堆叠结构104的侧壁形成多个介电间隙壁118a。介电间隙壁118a的材料例如低温氧化物。在本实施例中，上述栅间介电层108位于介电间隙壁118a的下方，但本发明并不局限于此。在另一实施例中，栅间介电层108与介电间隙壁118a的底部也可为同平面。

随后，请参照图1e，完全去除图1d的牺牲层116，其中完全去除牺牲层116的方法包括灰化或清洗。此时，介电间隙壁118a之间的沟槽的高宽比(高度h2与宽度w2的比例)已经降低至7～11之间，甚至是小于7。

接着，请参照图1f，在基底100上形成覆盖堆叠结构104的介电层120，并在介电间隙壁118a以下的两个堆叠结构104之间自然形成空气间隙122。由于介电层120在沉积于堆叠结构104之间时，沟槽的高宽比已经降低至适合隙填充的程度，所以介电层120能完整地填入介电间隙壁118a之间，而且会在介电间隙壁118a以下的空间内形成空气间隙122。另外，当本实施例中的上述介电层120是拉伸氧化物以及介电间隙壁118a是压缩氧化物；抑或，介电层120是压缩氧化物以及上述介电间隙壁118a是拉伸氧化物，还能保护堆叠结构104，减少在制程期间因受力而弯折的情形发生。

上述实施例的制程可应用于各种会遭遇或不会遭遇到隙填充不易的半导体制程中，譬如以下图2a至图2c是图1f的半导体元件应用于金属硅化制程的剖面示意图，其中使用与上一实施例相同的附图标记来代表相同或相似的构件。

请参照图2a，先去除介电层120，直到露出顶盖层112。接着，去除顶盖层112、部分衬层114与部分介电间隙壁118a，而使多晶硅的字符线110露出，其中从字符线110到剩余的介电层120a的深度d可控制在栅间介电层108之上。

接着，请参照图2b，在基底100表面形成金属层200，覆盖露出的字符线110、介电层120a和介电间隙壁118b。金属层200例如钴。

最后，请参照图2c，使图2b中的金属层200与多晶硅的字符线110进行反应，而转变形成金属硅化物层202。之后，须将未反应的金属层200完全去除。在图2c中，不但能顺利完成金属硅化制程(例如字符线不会在制程期间弯折)，还可以在浮动栅极106之间形成空气间隙122，而解决浮动栅极耦合问题。

综上所述，本发明不但能通过空气间隙改善浮动栅极间耦合的问题，还可通过缩小沟槽高宽比，来进行介电层的隙填充步骤，以使牺牲层以上的位置内形成的介电层无孔洞。此外，本发明还通过形成于堆叠结构侧壁的介电间隙壁与后续沉积在堆叠结构之间的介电层，分别给予堆叠结构拉伸与压缩的力，所以能避免堆叠结构在制程期间发生弯折。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。