半导体器件及其制造方法与流程

半导体器件及其制造方法
[0001]
相关申请的交叉引用
[0002]
于2019年7月25日提交的日本专利申请no.2019-136577的公开内容(包括说明书、附图和摘要)，通过整体引用并入本文。


背景技术：

[0003]
本发明涉及一种半导体器件以及制造半导体器件的方法，并且更特别地，本发明涉及一种用于半导体器件及其制造方法的技术，该半导体器件被用作使用铁电膜的存储器器件。
[0004]
近年来，已经开发了使用铁电层的铁电存储器单元作为在低电压下操作的半导体存储器器件。铁电存储器单元是非易失性存储器单元，其通过控制铁电层的极化方向来改变信息的写入状态和擦除状态。
[0005]
下面列出了所公开的技术。
[0006]
[专利文献1]美国专利申请公开no.2015/0340372
[0007]
专利文献1公开了一种由晶体管构成的非易失性存储器单元，该晶体管在栅极电极下方具有由铁电晶体材料制成的铁电层。


技术实现要素：

[0008]
在使用构成铁电层的hfo2膜的铁电存储器单元中，hfo2膜的晶相必须是斜方晶的。然而，斜方晶相是亚稳态相，并且如果在半导体器件的制造工艺中在半导体衬底上形成非晶hfo2膜，然后在例如大约700至1000℃的高温下执行热处理用于结晶，则hfo2膜的晶相变为单斜晶，并且因此hfo2膜变为顺电性的而不是铁电性的。在铁电存储器单元中，通过向栅极电极施加正和负电压并且控制铁电层中的极化畴的反转来控制阈值电压。因此，铁电层的晶粒尺寸和晶体取向发生变化，这引起了阈值电压相对于栅极电压的变化增大的问题。因此，需要使铁电层的晶粒尺寸和晶体取向对准，以改进半导体器件的性能。
[0009]
在这方面，可以考虑在铁电层中形成包含铝(al)的晶粒以抑制铁电层的晶粒尺寸和晶体取向的变化。然而，仅形成晶粒可能仍然会在铁电存储器单元之间进行操作时引起极化特性的变化。
[0010]
另外，在配备有铁电层的铁电存储器单元中，铁电层的耐热性很低，并且当半导体器件在制造工艺中暴露于高温时，铁电层的结晶变得不稳定，因此，半导体器件的可靠性可能降低。
[0011]
根据本说明书的描述和附图，其他目的和新颖特征将变得很清楚。
[0012]
下面将简要描述本申请所公开实施例的典型实施例。
[0013]
根据实施例的一种用于制造半导体器件的方法包括以下步骤：(a)形成包含铪、氧和第一元素的第一非晶膜；(b)在第一非晶膜上形成包含不同于铪、氧和第一元素中的任一种的第二元素的多个第一晶粒；(c)在(b)之后，在第一非晶膜上形成包含不同于铪、氧，第一元素和第二元素中的任一种的第三元素的绝缘膜；(d)在绝缘膜上形成包含铪、氧和第一
元素的第二非晶膜；(e)在第二非晶膜上形成第一金属膜；以及(f)在(e)之后，执行热处理以使第一非晶膜结晶以形成斜方晶的第一铁电膜并且使第二非晶膜结晶以形成斜方晶的第二铁电膜。
[0014]
根据一个实施例，可以改进半导体器件的性能。
附图说明
[0015]
图1示出了根据第一实施例的作为半导体器件的半导体芯片的平面布局图；
[0016]
图2示出了与第一实施例有关的半导体器件的截面图；
[0017]
图3示出了表，该表示出用于在“写入”、“擦除”和“读取”时向所选择的存储器单元的每个部分施加电压的条件示例；
[0018]
图4是示出根据第一实施例的半导体器件的制造工艺的截面图；
[0019]
图5是示出继图4之后的半导体器件的制造工艺的截面图；
[0020]
图6是示出继图5之后的半导体器件的制造工艺的截面图；
[0021]
图7是示出继图6之后的半导体器件的制造工艺的截面图；
[0022]
图8是示出继图7之后的半导体器件的制造工艺的截面图；
[0023]
图9是示出继图8之后的半导体器件的制造工艺的截面图；
[0024]
图10是示出继图9之后的半导体器件的制造工艺的截面图；
[0025]
图11是示出继图10之后的半导体器件的制造工艺的截面图；
[0026]
图12是示出继图11之后的半导体器件的制造工艺的截面图；
[0027]
图13是示出继图12之后的半导体器件的制造工艺的截面图；
[0028]
图14是示出继图13之后的半导体器件的制造工艺的截面图；
[0029]
图15是示出继图14之后的半导体器件的制造工艺的截面图；
[0030]
图16是示出继图15之后的半导体器件的制造工艺的截面图；
[0031]
图17是示出继图16之后的半导体器件的制造工艺的截面图；
[0032]
图18是示出根据第二实施例的半导体器件的制造工艺的截面图；
[0033]
图19是示出继图18之后的半导体器件的制造工艺的截面图；
[0034]
图20示出了第一实施例的主要部分的放大截面图；以及
[0035]
图21是示出比较示例的半导体器件的制造工艺的截面图。
具体实施方式
[0036]
在以下实施例中，当必要时，为了方便起见，通过将其分为多个章节或实施例来进行描述，除非另有说明，否则它们并非彼此无关，其中一个与其他修改示例、详细说明、补充说明等中的一些或全部有关。另外，在以下实施例中，除了特别在指定情况下，或者原则上显然限于特定数目的情况下，元件等的数目(包括数目、值、数量、范围等)不限于所述数目，其可以等于或大于所述数目，或者可以小于或等于所述数目。
[0037]
另外，在以下实施例中，除了特别指定的情况、在原则上被认为是显然必要的情况等以外，构成要素(包括要素步骤等)不是必须的。同样地，在以下实施例中，当提到构成要素等的形状、位置关系等时，除了在特别指定的情况下、以及在原则上被认为清楚等的情况下，假定该形状等大致与该形状等近似或类似。同样的考虑也适用于以上的数值和范围。
[0038]
在下文中，将参考附图详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上将不重复相同或相似部分的描述。
[0039]
在实施例中使用的附图中，可以省略阴影线以使附图更容易看懂。
[0040]
(第一实施例)
[0041]
参考附图，将描述具有铁电存储器单元的半导体器件，该铁电存储器单元在本实施例中是非易失性存储器单元。首先，将参考图1描述作为半导体器件的半导体芯片chp的平面布局配置，其中形成包括铁电存储器单元的系统。如图1所示，半导体芯片chp具有铁电存储器电路c1和cpu(中央处理单元)电路c2。半导体芯片chp进一步包括ram(随机存取存储器)电路c3、模拟电路c4和i/o(输入/输出)电路c5。
[0042]
铁电存储器电路c1具有能够电重写所存储的信息的电路，并且作为半导体元件，它是其中形成有作为非易失性存储器单元的多个铁电存储器单元的区域。
[0043]
cpu电路c2具有用于以大约1.5v的电压进行驱动的逻辑电路。cpu电路c2具有低耐受电压，并且作为半导体元件，它是其中形成有具有低耐受电压并且快速操作的misfet(金属绝缘体半导体场效应晶体管)的区域。
[0044]
ram电路c3具有sram(静态ram)，并且作为半导体元件，它是其中形成有具有与cpu电路c2基本相同的配置的低耐受电压的misfet的区域。
[0045]
模拟电路c4具有模拟电路，并且作为半导体元件，它是其中形成有电容器元件、电阻器元件、双极型晶体管等的区域。在模拟电路c4中，形成有高耐受电压的misfet，该高耐受电压的misfet具有比低耐受电压的misfet高的耐受电压并且由大约6v的电压驱动。
[0046]
i/o电路c5具有输入/输出电路，并且作为半导体元件，它是其中形成有与模拟电路c4基本相同的高耐受电压的misfet的区域。
[0047]
<半导体器件的结构>
[0048]
在下文中，将参考图2描述根据本实施例的半导体器件的结构。在本实施例中，作为半导体器件的结构的示例，将描述在铁电存储器电路c1中形成的铁电存储器单元mc和在cpu电路c2中形成的低耐受电压的misfet 1q。
[0049]
如图2所示，本实施例的半导体器件包括其中形成有铁电存储器单元mc的区域mr和其中形成有低耐受电压的misfet 1q的区域lr。
[0050]
半导体衬底(半导体晶片)sb包括例如具有约1-10ωcm的电阻率的p型单晶硅(si)。在区域mr中的半导体衬底sb中形成p型阱区pw1，在区域lr中的半导体衬底sb中形成p型阱区pw2。在阱区pw1和阱区pw2中形成多个元件隔离部分sti。元件隔离部分sti通过在半导体衬底sb中所形成的沟槽中嵌入绝缘膜(诸如氧化硅膜等)而形成。
[0051]
首先，将描述区域mr中的铁电存储器单元mc的结构。在本实施例中，作为铁电存储器单元mc，作为示例参考将铁电层fel应用于晶体管结构的称为mfis(金属铁电绝缘体半导体)结构的存储器单元。铁电存储器单元mc由依次在半导体衬底sb上形成的铁电层fel、栅极电极g1和晶体管形成，该晶体管包括在半导体衬底sb上形成的源极区和漏极区。
[0052]
在区域mr中，在包括阱区pw1的半导体衬底sb上形成绝缘膜if1。绝缘膜if1包括例如氧化硅膜或氮氧化硅膜，并且具有例如1nm至3nm的厚度。形成绝缘膜if1是为了稳定稍后要描述的半导体衬底sb与铁电层fel之间的界面。备选地，绝缘膜if1被形成为在铁电存储
器单元mc的操作期间当电压被施加到栅极电极g1时，阻止电子从半导体衬底sb进入铁电层fel。因此，如果可以实现这些目的中的一个或多个，则可以不设置绝缘膜if1。
[0053]
在绝缘膜if1上形成铁电层fel。铁电层fel具有在纵向方向上堆叠的铁电膜fe1和铁电膜fe2。铁电层fel进一步包括在铁电膜fe1与铁电膜fe2之间形成的多个晶粒gr和绝缘膜if2。绝缘膜if2是在铁电膜fe1与铁电膜fe2之间形成的膜，并且多个粒子gr中的每个粒子的一部分或全部被绝缘膜if2覆盖。本文中使用的纵向方向(竖直方向)是垂直于半导体衬底sb的上表面(主表面)的方向。因此，通过将绝缘膜if2夹在中间，本实施例的铁电层fel被划分为至少两层以上。为了图示清楚，绝缘膜if2的阴影线在图2中以及在随后的用于说明的附图中被省略。
[0054]
铁电膜fe1和铁电膜fe2各自包括金属氧化物膜，例如，介电常数高于氮化硅膜的高介电常数膜。铁电膜fe1和铁电膜fe2各自的厚度为例如5nm。绝缘膜if2的膜厚度为2nm或更小。此处绝缘膜if2的厚度例如为2nm。在这种情况下，铁电层fel的厚度例如为12nm。
[0055]
另外，在铁电膜fe1和铁电膜fe2中的每一个中，当被施加电场时生成电介质极化，并且每一个都是即使在电场被移除时也保持极化的材料，即，由铁电材料组成的绝缘膜。即，即使未施加电场，极化也会在铁电膜fe1和铁电膜fe2中保留。铁电体是这样的材料：即使在没有外部电场的情况下也能使电偶极子对准并且可以通过电场改变偶极子的方向。
[0056]
然后，铁电膜fe1和铁电膜fe2中的每一个必须是斜方晶体。换言之，主要由除斜方晶体以外的晶体构成的膜是顺电膜。在铁电存储器单元mc中，重要的是实现以下各项：增加铁电层fel的剩余极化、改进作为铁电体的性能、以及减小铁电存储器单元mc的驱动功率。为此，需要尽可能将构成铁电膜fe1和铁电膜fe2的晶体形成为斜方晶。铁电膜fe1和铁电膜fe2各自的晶粒尺寸例如为5至50nm。
[0057]
在本实施例中，铁电膜fe1和铁电膜fe2中的每一个是例如包含铪(hf)的绝缘膜，并且除了铪之外还包含氧(o)。除了铪之外，铁电膜fe1和铁电膜fe2中的每一个还包括例如作为第一元素的锆(zr)。代替锆，第一元素可以是硅(si)、钇(y)、镧(la)或(yb)。
[0058]
铁电膜fe1和铁电膜fe2中的每个包括例如氧化铪(hfo2)。当第一元素是锆时，铁电膜fe1和铁电膜fe2中的每一个包括例如包含锆的hfo2，即，hfzro。当第一元素是硅时，铁电膜fe1和铁电膜fe2中的每一个包括例如包含硅的hfo2，即，hfsio。
[0059]
在铁电膜fe1与铁电膜fe2之间形成作为铁电层fel的一部分的多个晶粒gr。如下所述，多个晶粒gr是在铁电层fel的制造工艺期间，用作晶核以使铁电膜fe1和铁电膜fe2成为斜方晶体的纳米结构。因此，多个晶粒gr中的每个彼此分离。换言之，多个晶粒gr不连续地形成，而并非是诸如铁电膜fe1和铁电膜fe2那样连续形成的层。如果多个晶粒gr中的每个晶粒形成为其中多个晶粒彼此连接的膜，则作为晶核的多个晶粒gr劣化。
[0060]
多个晶粒gr包括不同于铪、氧和第一元素中的任一种的第二元素。第二元素是例如铝(al)。代替铝，第二元素可以是碳(c)、氮(n)、氟(f)或钛(ti)。另外，作为本实施例的主要特征之一，构成多个晶粒gr中的每个晶粒的第二元素与第三元素结合。第三元素不同于铪和第二元素。第三元素也被包含在绝缘膜if2中。还可以想到的是，将第二元素与氧键合。
[0061]
绝缘膜if2包括例如sio2膜，即氧化硅膜。在这种情况下，第三元素是硅。即，例如多个晶粒gr中的每个晶粒包括作为铝和硅的化合物的al-si。即，多个晶粒gr中的每个晶粒是al-si簇。具体地，多个晶粒gr中的每个晶粒包括例如alxsiyoz。在本实施例中，多个晶粒
gr中的每个晶粒例如由2至4个原子的聚集体形成。第三元素可以是锗(ge)而不是硅。
[0062]
绝缘膜if2覆盖多个晶粒gr中的每个晶粒的全部或部分表面，并且与多个晶粒gr接触。绝缘膜if2是跨彼此分离的多个晶粒gr连续设置的膜。
[0063]
多个晶粒gr没有在整个铁电膜fe1和铁电膜fe2中扩散，而是停留在铁电膜fe1与铁电膜fe2之间的界面附近。因此，与靠近铁电膜e1的下表面的位置和靠近铁电膜fe2的上表面的位置相比，铁电层fel中的、在靠近铁电膜fe1与铁电膜fe2之间的界面位置处的多个晶粒gr浓度的峰值更高。换言之，在铁电层fel中，第二元素和第三元素的浓度峰值在铁电膜fe1与铁电膜fe2之间。即，铁电膜fe1中的第二元素和第三元素在铁电膜fe2的相对侧(半导体衬底sb侧)的浓度与在铁电膜fe2侧相比更小。铁电膜fe2中的、在铁电膜fe1的相对侧(稍后描述的金属膜mf1侧)的第二元素和第三元素的浓度与铁电膜fe1侧相比更小。
[0064]
铁电层fel中的第一元素的比率为30至50％，第二元素和第三元素的合计比率为5％或更小。即，铁电层fel中的第二元素和第三元素的每个比率都小于第一元素的比率。铁电层fel中的二氧化铪(hfo2)的比率例如为50至70％左右。
[0065]
因此，多个晶粒gr存在于铁电膜fe1与铁电膜fe2之间的界面附近。因此，铁电膜fe1和铁电膜fe2中的每一个都易于形成为具有高度均匀的晶粒尺寸的斜方晶体。因此，当铁电层fel被应用于铁电存储器单元mc时，可以抑制由于铁电层fel的极化反转而导致的阈值电压的变化增大的问题。因此，可以抑制铁电存储器单元mc的重写耐久性降低的问题和/或保持特性降低的问题。换言之，根据本实施例的技术可以改进半导体器件的性能。
[0066]
在铁电层fel上形成金属膜mf1。金属膜mf1是导电膜，包括例如氮化钛膜、氮化钽膜或钨膜。金属膜mf1的厚度为例如10nm至20nm。金属膜mf1是覆盖膜，该覆盖膜被设置为在铁电层fel的制造工艺中向铁电膜fe1和铁电膜fe2提供应力，以控制铁电膜fe1和铁电膜fe2中的每一个的晶体取向。因此，在形成铁电层fel之后，如果铁电膜fe1和铁电膜fe2中的每一个均可以作为斜方晶体存在，则可以移除金属膜mf1。然而，如果去除金属膜mf1，则铁电膜fe1和铁电膜fe2中的每一个的晶体取向可能变化，因此更优选的是保留金属膜mf1。当保留金属膜mf1时，金属膜mf1与稍后描述的栅极电极g1一起用作栅极电极的一部分。铁电膜fe1和铁电膜fe2中每一个的晶体取向为(001)取向。
[0067]
在金属膜mf1上形成栅极电极g1。栅极电极g1是包括其中例如引入有n型杂质的多晶硅膜的导电膜。代替多晶硅膜，可以使用诸如氮化钛膜、铝膜或钨膜等金属膜、或者其中适当地堆叠有这些膜中的两种或更多种的堆叠膜作为用于形成栅极电极g1的材料。
[0068]
在栅极电极g1的侧表面上，形成侧壁间隔物sw。侧壁间隔物sw例如包括氧化硅膜和氮化硅膜的堆叠膜。
[0069]
在距半导体衬底sb的上表面预定深度的地方在侧壁间隔物sw下方的阱区pw1中，形成作为低浓度n型杂质区的延伸区ex1。此外，在与侧壁间隔物sw相匹配的阱区pw1的位置处，形成浓度比延伸区ex1高的作为n型杂质区的扩散区d1。扩散区d1在距半导体衬底sb的上表面预定深度处形成。相对于位于栅极电极g1正下方的半导体衬底sb，扩散区d1在在远离延伸区ex1的位置处形成。
[0070]
延伸区ex1和扩散区d1中的每一个均成对形成，以将半导体衬底sb夹在栅极电极g1正下方。成对延伸区ex1的一侧和成对扩散区d1的一侧彼此连接，以构成铁电存储器单元mc的源极区。成对延伸区ex1的另一侧和成对扩散区d1的另一侧彼此连接，以构成铁电存储
器单元mc的漏极区。
[0071]
在栅极电极g1上和扩散区d1上，形成包含例如硅化钴(cosi2)、硅化镍(nisi)或硅化镍铂(niptsi)的硅化物层si。形成硅化物层si主要是为了减小与栓塞pg的接触电阻，这将在后面描述。
[0072]
接下来，说明区域lr的低耐受电压的misfet 1q的结构。
[0073]
在区域lr中，在包括阱区pw2的半导体衬底sb上，形成栅极绝缘膜gf。栅极绝缘膜gf是例如氧化硅膜，并且具有例如1nm至4nm的厚度。
[0074]
在栅绝缘膜gf上，形成有栅极电极g2。栅极电极g2是包括其中例如引入n型杂质的多晶硅膜的导电膜。代替多晶硅膜，可以使用诸如氮化钛膜、铝膜或钨膜等金属膜、或者其中适当地堆叠有这些膜中的两种或更多种的堆叠膜作为用于形成栅极电极g2的材料。
[0075]
在栅极电极g2的侧面上，形成侧壁间隔物sw。侧壁间隔物sw例如包括氧化硅膜和氮化硅膜的堆叠膜。
[0076]
在侧壁间隔物sw下方的阱区pw2中，形成作为低浓度n型杂质区的延伸区ex2。在与侧壁间隔物sw相匹配的阱区pw2的位置处，形成浓度比延伸区ex2高的作为n型杂质区的扩散区d2。延伸区ex2和扩散区d2各自分别构成misfet 1q的源极区的一部分和漏极区的一部分。延伸区ex2和扩散区d2分别具有与延伸区ex1和扩散区d1相同的结构。
[0077]
区域mr中的延伸区ex1的杂质浓度和区域lr中的延伸区ex2的杂质浓度实质上相同。区域mr中的扩散区d1的杂质浓度和区域lr中的扩散区d2的杂质浓度实质上相同。
[0078]
在栅极电极g2上和扩散区d2上，形成包含例如硅化钴(cosi2)、硅化镍(nisi)或硅化镍铂(niptsi)的硅化物层si。形成硅化物层si主要是为了减小与栓塞pg的接触电阻，这将在后面描述。
[0079]
在区域mr中形成的铁电存储器单元mc上以及在区域lr中形成的misfet 1q上，形成层间绝缘膜il1。层间绝缘膜il1例如是氧化硅膜。在层间绝缘膜il1中，形成贯穿层间绝缘膜il1上表面至下表面的多个接触孔，并且在多个接触孔中，形成有多个栓塞pg。栓塞pg包括阻挡金属膜，该阻挡金属膜例如包括钛膜、氮化钛膜或其堆叠膜、以及主要由钨形成的导电膜。然而，在图2中，阻挡金属膜和主导电膜彼此没有区分，并且示出了包括阻挡金属膜和主导电膜的栓塞pg。栓塞pg通过硅化物层si电连接到扩散区d1或扩散区d2。尽管未示出，但是在层间绝缘膜il1中也存在电连接到栅极电极g1和g2的栓塞pg。
[0080]
此外，尽管在图中未示出，但是在层间绝缘膜il1和栓塞pg上，形成多个互连。例如，在层间绝缘膜il1上，形成层间绝缘膜，并且在该层间绝缘膜中，形成用于互连的沟槽。然后，在用于互连的沟槽中，嵌入有主要由例如铜形成的导电膜，从而形成连接到栓塞pg的互连的第一层。
[0081]
<铁电存储器单元mc的操作>
[0082]
接下来，将参考图3描述铁电存储器单元mc的操作示例。
[0083]
图3是示出在“写入”、“擦除”和“读取”时，施加到铁电存储器单元mc的所选择的存储器单元的每个部分的电压的示例表。在图3的表中，描述了在“写入”、“擦除”和“读取”的每个操作时施加到漏极区(扩散区d1的一侧)的电压vd、施加到栅极电极g1的电压vg、施加到源极区(扩散区d1的另一侧)的电压vs、和施加到图2所示的铁电存储器单元mc的阱区pw1的电压vb。注意，在图3的表中示出的是施加电压条件的优选示例，并且不限于此，并且可以
根据需要进行各种改变。
[0084]
另外，在本实施例中，将铁电层fel的极化变为向上且铁电存储器单元mc的阈值电压变为相对高的情况定义为“写入”。然后，将铁电层fel的极化变为向下且铁电存储器单元mc的阈值电压变为相对低的情况定义为“擦除”。
[0085]
写入操作通过向栅极电极g1施加负电压来执行。即，例如，将图3的“写入”栏中所示的电压施加到待被写入的所选择的存储器单元的每个部分。铁电层fel的极化相应地变为向上，并且铁电存储器单元mc的阈值电压增加，因此铁电层fel变为写入状态。
[0086]
擦除操作通过向栅极电极g1施加正电压来执行。即，例如，将如图3的“擦除”栏中所示的电压施加到待被擦除的所选择的存储器单元的每个部分。铁电层fel的极化相应地变为向下，并且铁电存储器单元mc的阈值电压降低，因此铁电层fel变为擦除状态。
[0087]
在读取操作中，例如，将图3的“读取”栏中所示的电压施加到待被读取的所选择的存储器单元的每个部分。通过将待施加到栅极电极g1的电压vg设置为在写入状态下的铁电层fel的阈值电压与擦除状态下的铁电层fel的阈值电压之间的值，从而可以确定写入状态和擦除状态。
[0088]
<半导体器件的制造工艺>
[0089]
下面将参考图4至17描述本实施例的半导体器件的制造方法。图4至17中的每个图是示出其中形成铁电存储器单元mc的区域mr和其中形成低耐受电压的misfet 1q的区域lr的截面图。
[0090]
首先，如图4所示，准备包括例如引入p型杂质的单晶硅的半导体衬底sb。接下来，在半导体衬底sb的上表面上，使用光刻法和蚀刻工艺形成沟槽。随后，形成诸如氧化硅膜等绝缘膜以填充沟槽。之后，通过cmp(化学机械抛光)方法去除沟槽外部的绝缘膜，从而形成元件隔离部分sti，该元件隔离部分包括留在沟槽中的绝缘膜。
[0091]
接下来，通过使用光刻法和离子注入法向半导体衬底sb中引入杂质，在区域mr中形成p型阱区pw1并且在区域lr中形成p型阱区pw2。
[0092]
接下来，如图5所示，在包括例如氧气的气氛中，对包括区域mr中的阱区pw1和区域lr中的阱区pw2的半导体衬底sb执行热处理。因此，在区域mr和区域lr中的半导体衬底sb上形成包含例如氧化硅的栅极绝缘膜gf。栅极绝缘膜gf的厚度为例如1nm至3nm。随后，形成具有在区域mr开口且覆盖区域lr的图案的抗蚀剂图案rp1。接下来，通过使用抗蚀剂图案rp1作为掩模执行蚀刻工艺，区域lr中的栅极绝缘膜gf保留，并且区域mr中的栅极绝缘膜gf被去除。
[0093]
接下来，如图6所示，通过例如灰化工艺去除抗蚀剂图案rp1。之后，在包括例如氧气的气氛中对半导体衬底sb执行热处理。结果，在区域mr中的半导体衬底sb上形成包括例如氧化硅膜或氮氧化硅膜的绝缘膜if1。栅极绝缘膜gf的厚度为例如1nm至3nm。此时，在区域lr中形成栅极绝缘膜gf，并且通过该热氧化处理，栅极绝缘膜gf的厚度略微增加。
[0094]
接下来，如图7所示，通过例如ald(原子层沉积)法在区域mr中的绝缘膜if1上和区域lr中的栅极绝缘膜gf上形成非晶膜(非晶态膜)am1。非晶膜am1的厚度例如为5nm。除了铪之外，非晶膜am1还包含铪(hf)和氧(o)。除了铪之外，非晶膜am1还包含例如锆(zr)作为第一元素。代替锆，第一元素可以是硅(si)、钇(y)、镧(la)或(yb)中的任何一种。
[0095]
接下来，如图8所示，在非晶膜am1上形成多个晶粒gr1。在本实施例中，通过溅射法
在区域mr中和区域lr中的非晶膜am1上形成多个晶粒gr1。在图8中，多个晶粒gr1中的每个晶粒由未阴影的白色圆圈表示。多个晶粒gr1中的每个晶粒彼此间隔开。换言之，多个晶粒gr1不是像非晶膜am1那样连续地形成，而是不连续地形成。即，多个晶粒gr1未覆盖非晶膜am1的整个上表面，而是分散在非晶膜am1上。因此，非晶膜am1的一部分被多个晶粒gr1覆盖，并且非晶膜am1的另一部分从多个晶粒gr1中露出。另外，尽管多个晶粒gr1的一部分沉积在非晶膜am1的上表面上，但是也存在被引入到非晶膜am1中的在上表面附近的多个晶粒gr1。因此，在稍后描述的使非晶膜am1结晶的过程中，稍后描述的多个晶粒gr可以用作晶核。
[0096]
多个晶粒gr1包含不同于铪、氧和第一元素中的任一种的第二元素。第二元素是例如铝(al)。代替铝，第二元素可以是碳(c)、氮(n)、氟(f)或钛(ti)。注意，在本实施例中，作为示例，示例性地描述第二元素是铝的情况。
[0097]
可以通过cvd(化学气相沉积)法代替溅射法来形成多个晶粒gr1，但是如上所述，优选的是形成彼此分离的多个晶粒gr1。因此，优选的是通过溅射法形成多个晶粒gr1。这是因为，根据溅射法，相对容易以受控方式均匀地形成多个晶粒gr1。相对于非晶膜am1的上表面，多个晶粒gr1的面密度在1
×
10
13
/cm2至1
×
10
15
/cm2的范围内。因此，多个晶粒gr1被均匀地添加到非晶膜am1的上表面上。此外，通过将多个晶粒gr1的面密度设置在1
×
10
13
/cm2至1
×
10
15
/cm2的范围内，可以精确地控制多个晶粒gr1的晶粒半径，例如在0.1nm至1nm的范围内。
[0098]
为了防止多个晶粒gr1过度扩散到非晶膜am1中，优选地在1℃至150℃的温度范围内执行溅射法。在此，通过上述溅射法形成多个晶粒gr1的工艺例如在室温(25℃)下执行。
[0099]
如上所述，构成多个晶粒gr1的第二元素可以是除铝以外的元素。注意，当第二元素是除铝以外的元素时，可以通过离子注入法代替溅射法来形成多个晶粒gr1。当使用离子注入法时，多个晶粒gr1的剂量在1
×
10
13
/cm2至1
×
10
15
/cm2的范围内。
[0100]
接下来，如图9所示，使用例如ald法在半导体衬底sb上形成(沉积)绝缘膜if2。绝缘膜if2包括不同于铪和第二元素中的任一种的第三元素。绝缘膜if2包括例如sio2膜，即氧化硅膜，并且在该情况下，第三元素是硅(si)。
[0101]
因此，非晶膜am1的上表面被绝缘膜if2覆盖。此外，当形成绝缘膜if2时，构成多个晶粒gr1的第二元素与第三元素反应，从而形成多个晶粒gr，该多个晶粒gr是由其中第二元素和第三元素被键合的化合物形成的纳米结构。在此，多个晶粒gr中的每个包括例如al-si，al-si是铝和硅的化合物。即，多个晶粒gr中的每个晶粒是al-si簇。具体地，多个晶粒gr中的每个晶粒包含例如alxsiyoz。在本实施例中，多个晶粒gr中的每个晶粒由例如2至4个原子的聚集体形成。第三元素可以是锗(ge)而不是硅。在图9中，由黑色圆圈示出作为al-si簇的多个晶粒gr中的每个晶粒。
[0102]
绝缘膜if2覆盖多个晶粒gr的每个晶粒表面的全部或一部分，并且与多个晶粒gr接触。绝缘膜if2是跨彼此分离的多个晶粒gr而连续设置的膜。
[0103]
在此，在100℃或更高的条件下，在形成绝缘膜if2时通过ald法执行沉积工艺。具体地，在300℃的条件下执行沉积工艺。在沉积工艺中，执行1至4个沉积循环，其中1个沉积循环被定义为依次提供ald设备中的水(h2o)和四氯化硅(sicl4)。即，通过ald法进行一次或多次沉积来形成包含例如氧化硅的绝缘膜if2。如上所述，沉积次数(周期)优选地为1至4，
但是从提高可靠性的角度出发，最优选的是，次数(周期)为2。绝缘膜if2的膜厚为1nm或以下。绝缘膜if2的厚度在此例如为1nm。
[0104]
尽管已经描述了使用ald法形成绝缘膜if2，但是可以通过低能量dc(直流)磁控溅射法代替ald法来形成绝缘膜if2。
[0105]
接下来，如图10所示，在区域mr和区域lr中，通过例如ald法在绝缘膜if2、多个晶粒gr和非晶膜am1上形成非晶膜(非晶态膜)am2。通过该工艺，多个晶粒gr被非晶膜am2覆盖。非晶膜am2的厚度例如为5nm。非晶膜am2包含与非晶膜am1相同的材料，即，除了铪之外，还包括铪(hf)和氧(o)。除了铪之外，非晶膜am2还包括例如锆(zr)作为第一元素。代替锆，第一元素可以是硅(si)、钇(y)、镧(la)或(yb)。
[0106]
接下来，如图11所示，在区域mr和区域lr中，在非晶膜am2上形成包含例如氮化钛、氮化钽或钨的金属膜mf1。金属膜mf1可以通过例如cvd法或溅射法形成。金属膜mf1的厚度例如为10nm至20nm。金属膜mf1是主要被提供用于向非晶膜am1和非晶膜am2施加应力的覆盖膜。
[0107]
接下来，如图12所示，在区域mr和区域lr中，在例如600至900℃下执行热处理，同时在非晶膜am2上形成金属膜mf1。因此，通过使非晶膜am1和非晶膜am2结晶，分别形成斜方晶的铁电膜fe1和斜方晶的铁电膜fe2。具体地，期望在约700℃下执行热处理。
[0108]
可以在低于600℃的温度下通过rta(快速热退火)法执行热处理，但是，优选地，例如使用作为电磁波的频率为1ghz至10ghz的微波来执行热处理，更优选地，使用频率为2.45ghz的微波来执行热处理。使用微波的热处理使得能够在较低温度(例如，在400℃以下的温度)下进行结晶。
[0109]
在使用微波的热处理中，以使电场的振荡方向相对于金属膜mf1的上表面或半导体衬底sb的上表面以90度(垂直)的方式照射微波。诸如微波等这种电磁波具有以下特性：由于能量被吸收在偏振晶体中，因此易于形成作为偏振晶体的铁电膜fe1和铁电膜fe2。因此，如上所述，可以在400℃或更小的低温下易于执行用于结晶的热处理。
[0110]
结晶的铁电层fel中的第二元素和第三元素在铁电膜fe1与铁电膜fe2之间具有峰值。即，铁电膜fe1中的第二元素和第三元素在铁电膜fe2的相对侧的浓度与在铁电膜fe2侧相比更小。此外，铁电膜fe2中的第二元素和第三元素在铁电膜fe1的相对侧的浓度与在铁电膜fe1侧相比更小。第二元素和第三元素具有这种分布的原因是，在进行用于结晶的热处理时第二元素和第三元素彼此键合。
[0111]
例如，如果在大于900℃的温度下，例如在1000℃或更小的温度下执行用于结晶的热处理，则铁电膜fe1和铁电膜fe2的晶相趋向于单斜晶。当铁电膜fe1和铁电膜fe2的晶相变为单斜晶时，铁电膜fe1和铁电膜fe2变为顺电膜而不是铁电膜，并且稍后待被形成的铁电存储器单元则变得不起作用。如本实施例中，通过在900℃或更小的温度下执行热处理，易于将铁电膜fe1和铁电膜fe2形成为斜方晶体。
[0112]
另外，在该结晶工艺中，铁电膜fe1和铁电膜fe2各自的取向由来自金属膜mf1的应力控制。即，当非晶膜am1和非晶膜am2被结晶成铁电膜fe1和铁电膜fe2时，金属膜mf1具有使铁电膜fe1和铁电膜fe2的相应晶相取向为斜方的功能。
[0113]
在本实施例中，在非晶膜am1和非晶膜am2之间形成多个晶粒gr和覆盖多个晶粒gr的绝缘膜if2。被绝缘膜if2覆盖的多个晶粒gr在结晶工艺中用作晶核。
[0114]
在下文中，作为结晶工艺的示例，将描述构成多个晶粒gr的第二元素和第三元素分别是铝和硅的情况。非晶膜am1和非晶膜am2以多个al-si晶粒(其是多个晶粒gr)作为晶核来进行结晶，因此是铁电膜fe1和铁电膜fe2。在此，多个晶粒gr的晶粒尺寸的半径被精确地控制在例如0.1nm至1nm的范围内。即，由于根据包含铝、硅和氧的多个晶粒gr的晶粒尺寸来对准铁电膜fe1和铁电膜fe2中每个的晶粒尺寸，因此，铁电层fel中的晶粒尺寸的均匀性得到改善。
[0115]
因此，在铁电层fel中，通过提高晶粒尺寸的均匀性，使晶体取向与(001)取向的斜方晶体对准。当将铁电层应用到铁电存储器单元时，铁电层的膜质量随着铁电层的极化反转可能劣化。在该情况下，随着铁电层的晶粒尺寸和晶体取向变化，阈值电压的变化可能增加。相反，由于本实施例提高了晶粒尺寸的均匀性并且将晶体取向与斜方晶体对准，所以可以抑制铁电层fel的晶粒尺寸和晶体取向的这种变化的发生。因此，可以抑制铁电存储器单元mc的重写耐久性降低的问题和保持特性降低的问题。换言之，本实施例的技术可以改进半导体器件的性能。
[0116]
接下来，如图13所示，形成具有在区域lr开口且覆盖区域mr的图案的抗蚀剂图案rp2。接下来，使用抗蚀剂图案rp2作为掩模来执行蚀刻工艺。以该方式，去除了在区域lr中形成的金属膜mf1和铁电层fel，从而留下了在区域mr中形成的金属膜mf1和铁电层fel。
[0117]
接下来，如图14所示，通过例如灰化工艺去除抗蚀剂图案rp2。之后，在区域mr中的金属膜mf1上和在区域lr中的栅绝缘膜gf上，通过例如cvd法形成包含引入n型杂质的多晶硅的导电膜fg。
[0118]
如上所述，只要可以充分地将铁电层fel保持为斜方晶体，就可以在形成导电膜fg之前去除金属膜mf1。
[0119]
接下来，如图15所示，通过光刻法和蚀刻工艺，对区域mr和区域lr的导电膜fg进行图案化。因此，在区域mr中，形成栅极电极g1，在区域lr中，形成有栅极电极g2。随后，通过执行蚀刻工艺，去除在区域mr中未被栅极电极g1覆盖的金属膜mf1、铁电层fel和绝缘膜if1。此外，通过蚀刻工艺，去除在区域lr中未被栅极电极g2覆盖的栅绝缘膜gf。
[0120]
在本实施例中，金属膜mf1用作栅极电极的一部分，因为在该示例中，在栅极电极g1下方(导电膜fg下方)的金属膜mf1被保留。
[0121]
接下来，如图16所示，通过光刻法和离子注入法，在阱区pw1中与区域mr中的栅极电极g1相匹配的位置处形成作为n型杂质区的延伸区ex1，并且在阱区pw2中与区域lr中的与栅极电极g2相匹配的位置处形成作为n型杂质区的延伸区ex2。延伸区ex1构成铁电存储器单元mc的源极区的一部分或漏极区的一部分。延伸区ex2构成misfet 1q的源极区的一部分或漏极区的一部分。
[0122]
接下来，如图17所示，例如，通过例如cvd法依次形成氧化硅膜和氮化硅膜，以覆盖栅极电极g1和栅极电极g2。然后，通过各向异性蚀刻工艺，处理氮化硅膜。之后，去除在栅极电极g1的上表面和栅极电极g2的上表面上形成的氧化硅膜。因此，在栅极电极g1的侧表面和栅极电极g2的侧表面上形成包括氧化硅膜和氮化硅膜堆叠膜的侧壁间隔物sw。
[0123]
接下来，通过光刻法和离子注入法将n型杂质引入到半导体衬底中。因此，在区域mr中，在阱区pw1中与侧壁间隔物sw相匹配的位置处形成作为n型杂质区的扩散区d1。通过离子注入法引入杂质，在区域lr中，在阱区pw2中与侧壁间隔物sw相匹配的位置处形成作为
n型杂质区的扩散区d2。
[0124]
在区域mr中，扩散区d1具有与延伸区ex1相比更高的杂质浓度，并且连接到延伸区ex1，并且形成铁电存储器单元mc的源极区的一部分或漏极区的一部分。
[0125]
在区域lr中，扩散区d2具有与延伸区ex2相比更高的杂质浓度，连接到延伸区ex2，并且形成misfet 1q的源极区或漏极区的一部分。
[0126]
接下来，通过自对准硅化物技术(salicide：自对准的硅化物)在扩散区d1、扩散区d2、栅极电极g1和栅极电极g2中每一个的上表面上形成低电阻硅化物层si。
[0127]
具体地，可以如下形成硅化物层si。首先，形成用于形成硅化物层si的金属膜，以覆盖区域mr和区域lr。金属膜包含例如钴、镍或镍铂合金。接下来，在约300至400℃下对半导体衬底sb进行第一热处理，然后，去除未反应的金属膜。之后，在约500至700℃下执行第二热处理。因此，扩散区d1、扩散区d2、栅极电极g1和栅极电极g2中所包括的材料与金属膜反应。因此，在扩散区d1、扩散区d2、栅极电极g1和栅极电极g2中的每一个的上表面上形成硅化物层si。硅化物层si包含硅化钴(cosi2)、硅化镍(nisi)或硅化镍铂(niptsi)。
[0128]
备选地，构成栅极电极g1的材料可以替换为诸如氮化钛膜、铝膜或钨膜等金属膜、或者其中适当地堆叠有这些金属膜中的两种或更多种的堆叠膜。在该情况下，在图17的工艺之后，可以通过使用所谓的后栅极工艺将作为栅极电极g1材料的多晶硅膜替换为金属膜或堆叠膜。
[0129]
如上所述，在区域mr中形成具有mfis结构的铁电存储器单元mc，并且在区域lr中形成misfet 1q。即，本实施例的半导体器件基本完成。
[0130]
之后，通过以下工艺获取图2所示的结构。
[0131]
首先，通过例如cvd法形成包含例如氧化硅的层间绝缘膜il1，以覆盖在区域mr中形成的铁电存储器单元mc、和在区域lr中形成的misfet 1q。接下来，通过使用光刻法和蚀刻工艺在层间绝缘膜il1中形成多个接触孔。然后，在多个接触孔中，形成包括例如钛膜、氮化钛膜或其堆叠膜的阻挡金属膜。随后，在阻挡金属膜上形成主要由钨形成的导电膜。接下来，通过例如由cmp法去除接触孔外部的阻挡金属膜和导电膜来在接触孔中形成栓塞pg。栓塞pg通过硅化物层si电连接到扩散区d1或扩散区d2。尽管未在图中示出，但是也存在电连接到栅极电极g1和栅极电极g2的栓塞pg。
[0132]
<比较示例与本实施例的比较>
[0133]
图21示出了在半导体器件的制造工艺期间由本发明人研究的比较示例的截面图。图21示出了在与本实施例的图12相对应的制造工艺期间的截面图。即，图21示出了如下状态：相对于用作铁电层fel的非晶膜提供用于结晶的热处理并且形成了铁电膜fe4。
[0134]
在比较示例中，与本实施例中相同，形成具有铁电层fel的铁电存储器单元。在此，比较示例的铁电层fel包括铁电膜fe4的单层膜，而不像本实施例中包括铁电膜fe1和铁电膜fe2的堆叠膜，也不具有多个晶粒gr。铁电膜fe4包含作为第一元素的铪(hf)、氧(o)和锆(zr)。
[0135]
例如，在氧化铪(hfo2)膜的情况下，通过ald法等沉积非晶膜，然后在高于900℃的温度下执行热处理，由此hfo2膜的晶相变为单斜晶。因此，hfo2膜变成顺电性的而不是铁电性的。在此，通过向hfo2膜中添加包含锆(zr)的第一元素，易于将铁电膜fe4形成为斜方晶体。此外，通过在非晶膜上形成包含氮化钛等的金属膜mf1，易于控制铁电膜fe4的取向。
[0136]
在铁电存储器单元中，通过向栅极电极施加正电压和负电压，通过控制铁电层fel中的极化畴的反转来控制阈值电压。因此，铁电存储器单元中的阈值电压的变化很大程度上取决于铁电膜fe4的晶粒尺寸的变化和晶体取向的变化。随着铁电存储器单元mc的重写次数的增加，铁电层fel中的膜质量劣化。因此，晶粒尺寸的变化幅度和晶体取向的变化幅度极大地影响阈值电压的变化。
[0137]
根据本发明人的研究，已经发现，在比较示例的铁电存储器单元中不能充分地抑制铁电膜fe4的晶粒尺寸的变化和晶体取向的变化。因此，在比较示例中，随着铁电存储器单元mc的重写次数的增加，阈值电压的变化增大。此外，在比较示例的铁电存储器单元中，在写入状态下的阈值电压分布和在擦除状态下的阈值电压分布彼此重叠，因此，存储器窗口变窄。即，在比较示例的情况下，存在容易发生误写入和误擦除的问题。
[0138]
因此，本发明人已经研究了在形成铁电层时采用包括两个非晶膜的堆叠结构，并且进一步在非晶膜之间提供包含第二元素(例如，铝)的多个晶粒。但是，晶粒不包含上述第三元素。通过提供多个晶粒，可以抑制铁电层的晶粒尺寸和晶体取向的变化。然而，如果仅形成多个晶粒，则在操作时铁电存储器单元之间的极化特性可能会变化。
[0139]
相反，在本实施例中，当形成铁电层fel时，其采用非晶膜am1和非晶膜am2的堆叠结构。此外，在此，在非晶膜am1与非晶膜am2之间设置分别包含第二元素和第三元素的多个晶粒gr。多个晶粒gr的每个晶粒尺寸的半径被精确地控制在例如0.1nm至1nm的范围内。然后，通过在非晶膜am2上形成金属膜mf1的同时，对非晶膜am1、非晶膜am2和多个晶粒gr执行用于结晶的热处理，使铁电膜fe1和铁电膜fe2中的每一个的晶粒尺寸根据多个晶粒gr的晶粒尺寸而对准。
[0140]
因此，铁电层fel中的晶粒尺寸的均匀性与以下情况相比得到了提高，即在非晶膜am1与非晶膜am2之间形成不包含第三元素的铝晶粒作为多个晶粒。因此，在铁电层fel中，通过提高晶粒尺寸的均匀性，可以使晶体取向与(001)取向的斜方晶体对准。即，它提高了铁电层fel的可靠性。
[0141]
在此，图20示出了作为本实施例的半导体器件的铁电存储器单元的主要部分的放大截面图。图20示出了包括构成铁电存储器单元的绝缘膜if1、if2、多个晶粒gr、铁电膜fe1、铁电膜fe2和金属膜mf1的堆叠膜。当操作铁电存储器单元并且使铁电层fel极化时，铁电层fel内的极化从作为晶核的多个晶粒gr中的每个晶粒开始，并且在平面图中从与多个晶粒gr重叠的区域dp开始。这是因为，多个晶粒gr的介电常数高于其中不存在多个晶粒gr的部分的介电常数。之后，铁电层fel中被极化的区域从在铁电膜fe1与铁电膜fe2之间纵向延伸的区域dp横向延伸。
[0142]
在本实施例中，在彼此相邻的晶粒gr之间形成绝缘膜if2，该绝缘膜if2包含介电常数与多个晶粒gr、铁电膜fe1和铁电膜fe2中的任一种相比更低的材料(包含第三元素的材料)。因此，其中存在多个晶粒gr的区域r1与其中不存在多个晶粒gr的区域r2之间的介电常数之差大于在不形成绝缘膜if2时的介电常数之差。即，包括在纵向方向上堆叠的铁电膜fe1、绝缘膜if2、晶粒gr和铁电膜fe2的区域r1的介电常数，高于包括在纵向方向上堆叠的铁电膜fe1、绝缘膜if2和铁电体fe2的区域r2的介电常数。因此，在操作铁电存储器单元时，易于从包括多个晶粒gr中的每个晶粒的区域r1(dp)开始极化。
[0143]
即，与不存在绝缘膜if2的情况相比，极化开始部分的形成密度更加均匀。因此，可
以抑制铁电存储器单元的阈值电压变化的发生。可以改善铁电存储器单元的重写电阻并且抑制保持特性的劣化。
[0144]
形成绝缘膜if2以减小彼此相邻的多个晶粒gr之间的区域r2的介电常数。因此，形成al-si簇的多个晶粒gr作为用于晶体生长的晶核，并且在彼此相邻的多个晶粒gr之间形成绝缘膜if2就足够了。即，多个晶粒gr中的每个晶粒可以不被绝缘膜if2覆盖。
[0145]
在此，多个晶粒gr1和多个晶粒gr的面密度被设置为在1
×
10
13
/cm2至1
×
10
15
/cm2内。因此，铁电膜fe1和铁电膜fe2中每一个的晶粒尺寸例如在5nm至50nm的范围内对准。因此，由于抑制了铁电层fel的极化特性的变化，所以可以抑制铁电存储器单元mc的阈值电压的变化。
[0146]
因此，在本实施例中，防止了写入状态下的阈值电压的分布和擦除状态下的阈值电压的分布彼此重叠。即，存储器窗口被扩展。即，可以防止在使用铁电存储器单元时发生误写入或误擦除。
[0147]
另外，在配备有铁电层的铁电存储器单元中，铁电层的耐热性很低，因此在制造工艺中在高温下半导体器件的结晶变得不稳定，因此产生半导体器件的可靠性降低的问题。相反，在本实施例中，通过提供多个晶粒gr，提高了晶粒尺寸的均匀性，并且易于使晶体取向与(001)取向的斜方晶体对准。即，当铁电膜fe1和铁电膜fe2由于热处理等而处于高温时，可以增加可能使这些膜的晶相变为单斜晶的阈值温度。换言之，它在制造工艺期间和之后增加了半导体器件的铁电层fel的耐热性。为此，在本实施例中，可以将用于使非晶膜am1和非晶膜am2结晶而执行的热处理的上限不只提高到约700℃，而且例如提高到900℃。由此，可以实现热处理工艺中的稳定结晶。因此，提高了半导体器件的可靠性和成品率。
[0148]
在本实施例中，当将包括铁电膜fe1、铁电膜fe2和多个晶粒gr的铁电层fel应用到铁电存储器单元mc时，如上所述，可以抑制阈值电压变化的增加。因此，可以抑制铁电存储器单元mc的重写耐久性降低的问题和保持性降低的问题。换言之，本实施例的技术可以改进半导体器件的性能。
[0149]
(第二实施例)
[0150]
下面将参考图18和19描述第二实施例的半导体器件。在以下说明中，将主要说明与第一实施例的不同之处。
[0151]
在第一实施例中，例示了具有mfis结构的铁电存储器单元mc，而在第二实施例中，例示了称为mfmis(金属铁电金属绝缘体半导体)结构的存储器单元，其中将铁电层fel应用到晶体管结构作为铁电存储器单元mc。
[0152]
在本实施例的半导体器件的制造工艺中，首先，执行与参考图4至6描述的相同工艺。
[0153]
接下来，如图18所示，在区域mr中的绝缘膜if1上和区域lr中的栅绝缘膜gf上形成金属膜mf2。随后，以与参考图7描述的制造方法相同的方式，在区域mr和区域lr中的金属膜mf2上形成非晶膜am1。金属膜mf2包括与金属膜mf1相同的材料，并且可以通过与金属膜mf1相同的制造方法形成。随后，执行与参考图8至12描述的相同工艺。图18所示的结构相应地被获取。
[0154]
接下来，如图19所示，执行与参考图13至17和图2描述的相同工艺。因此，图19所示的实施例的半导体器件基本完成。
[0155]
金属膜mf2具有与金属膜mf1相同的功能。即，当使非晶膜am1和非晶膜am2结晶时，金属膜mf2具有使铁电膜fe1和铁电膜fe2中的每一个的晶相取向为斜方晶的功能。因此，铁电膜fe1和铁电膜fe2中的每一个的取向不仅受到来自金属膜mf1的应力控制，还受到来自金属膜mf2的应力控制。
[0156]
因此，在本实施例中，与第一实施例相比，用于控制铁电膜fe1和铁电膜fe2中的每一个的晶相的应力更高。因此，可以更大程度地确保铁电膜fe1和铁电膜fe2为斜方晶体。
[0157]
尽管已经基于实施例具体描述了由本申请的发明人做出的发明，但是本发明不限于上述实施例，并且可以在不脱离其主旨的情况下进行各种修改。
[0158]
例如，第一实施例的铁电层可以具有mfm结构，并且还可以被应用于在互连之间形成的电容器型存储器。mfm结构的堆叠膜包括例如依次在互连层中的层间绝缘膜上形成的氮化钛(tin)膜、hfzro膜(铁电层)和氮化钛(tin)膜。
[0159]
关于本文中基本上任何复数和/或单数术语的使用，本领域技术人员可以根据上下文和/或应用适当地将复数转换为单数和/或将单数转换为复数。为了清楚起见，可以在本文中明确地阐述各种单数/复数置换。