静电保护器件的制作方法

1.本发明涉及半导体领域，特别是涉及一种静电保护器件。


背景技术：

2.随着现代半导体器件的制程越来越先进，沟道长度越来越短，结深(junction depth)越来越浅，氧化层也越来越薄，硅化物的应用以及ldd(lightly doped drain，轻掺杂漏区)的应用，都使得静电保护器件的设计窗口越来越小，静电保护器件所面临的挑战越来越大。而现有的静电保护器件存在触发电压高、维持电压低及易发生闩锁等问题，并不适用于dram(dynamic random access memory)等半导体器件的静电保护。


技术实现要素：

3.基于此，有必要针对上述问题，提供一种静电保护器件。其具有触发电压低、触发电压可调、静电保护能力强且面积小等优点。
4.一种静电保护器件，包括：
5.达林顿结构，形成于衬底内，所述达林顿结构的第一端接第一电压，所述达林顿结构的第二端接第二电压；
6.二极管串，形成于所述衬底内，包括若干个串联的二极管；
7.所述二极管串的阳极接所述达林顿结构的第三端，所述二极管串的阴极接所述第二电压。
8.在其中一个实施例中，所述达林顿结构包括第一三极管和第二三极管，所述第一三极管为pnp型三极管，所述第二三极管为npn型三极管，所述第一三极管的发射极为所述达林顿结构的第一端，所述第二三极管的发射极为所述达林顿结构的第二端，所述第二三极管的集电极为所述达林顿结构的第三端，所述第二三极管的基极为所述达林顿结构的第四端；
9.所述第一三极管的集电极接所述第二三极管的基极，所述第一三极管的基极接所述第二三极管的集电极。
10.在其中一个实施例中，还包括深n阱，位于所述衬底内，所述达林顿结构和所述二极管串均位于所述深n阱中。
11.在其中一个实施例中，所述达林顿结构包括第一p阱和第一n阱，所述第一p阱和所述第一n阱邻接设置。
12.在其中一个实施例中，在所述第一n阱中设置第一p型掺杂区和第一n型掺杂区，所述第一p阱中设置第二p型掺杂区和第二n型掺杂区，所述第一p型掺杂区、所述第一n阱、所述第一p阱构成所述第一三极管，所述第一n阱、所述第一p阱、所述第二n型掺杂区构成所述第二三极管。
13.在其中一个实施例中，所述第一p型掺杂区和所述第一n型掺杂区之间、所述第一p型掺杂区与所述第二n型掺杂区之间、所述第二n型掺杂区与所述第二p型掺杂区之间均包
括浅沟槽隔离结构。
14.在其中一个实施例中，所述二极管串包括若干个第二p阱，所述若干个第二p阱与所述若干个串联的二极管一一对应。
15.在其中一个实施例中，多个所述第二p阱被若干个n阱间隔开。
16.在其中一个实施例中，所述第二p阱中包括第三p型掺杂区和第三n型掺杂区，所述第三p型掺杂区为所述二极管的阳极，所述第三n型掺杂区为所述二极管的阴极，所述第三p型掺杂区和所述第三n型掺杂区之间包括浅沟槽隔离结构。
17.在其中一个实施例中，还包括寄生电阻，还包括寄生电阻，所述寄生电阻一端与所述达林顿结构的第四端电连接，另一端与所述第二电压电连接。
18.在其中一个实施例中，所述达林顿结构的触发电压与所述二极管串中所述二极管的数量成正相关。
19.通过上述技术方案，当静电保护器件处于静电环境中时，进入到静电保护器件内部的瞬时高压会触发静电保护器件内的达林顿结构导通，从而将静电电流泄放出去，由于二极管串连接于达林顿结构的第三端与第二电压之间，因此达林顿结构的触发电压与二极管串的阈值电压有关，因此，可以通过调整二极管串中二极管的个数来调节静电保护器件的泄放静电电流的触发电压，以使得静电保护器件的泄放静电电流的触发电压可以与半导体器件本身相适配，触发电压低且触发电压可调，且达林顿结构与二极管串面积都较小，使得静电保护器件在具有较强的静电保护能力的同时具有面积小的优点。
附图说明
20.图1为本发明一个实施例中静电保护器件的电路图；
21.图2为本发明一个实施例中静电保护器件的结构示意图；
22.图3为本发明另一个实施例中静电保护器件的结构示意图。
23.附图标记：10、达林顿结构；101、第一三极管；102、第二三极管；11、二极管串；12、寄生电阻；20、衬底；21、深n阱；22、第一p阱；23、第一n阱；24、第一p型掺杂区；25、第一n型掺杂区；26、第二p型掺杂区；27、第二n型掺杂区；28、第二p阱；29、第三p型掺杂区；30、第三n型掺杂区；31、浅沟槽隔离结构。
具体实施方式
24.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
25.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
26.在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和
操作，因此不能理解为对本发明的限制。
27.集成电路产品中常常会发生静电放电现象，静电放电现象会发生在半导体器件或电路的各个环节，如制造、封装、测试及存放等一系列过程中。半导体器件内部电路是通过引脚与外部电连接，当半导体器件暴露于静电环境时，瞬时的高压进入半导体器件的内部，会对半导体器件造成损伤，因此现有技术中会在半导体器件内设置静电保护器件。
28.因此，本技术提供了一种静电保护器件，如图1和图2所示，包括：衬底20；达林顿结构10，形成于衬底20内，达林顿结构10的第一端接第一电压，达林顿结构10的第二端接第二电压；二极管串11，形成于衬底20内，包括若干个串联的二极管；二极管串11的阳极接达林顿结构10的第三端，二极管串11的阴极接第二电压。
29.通过上述技术方案，当静电保护器件处于静电环境中时，进入到静电保护器件内部的瞬时高压会触发静电保护器件内的达林顿结构10导通，从而将静电电流泄放出去，由于二极管串11连接于达林顿结构10的第三端与第二电压之间，因此达林顿结构10的触发电压与二极管串11的阈值电压有关，因此可以通过调整二极管串11中二极管的个数来调节静电保护器件的泄放静电电流的触发电压，以使得静电保护器件的泄放静电电流的触发电压可以与半导体器件本身相适配，触发电压低且触发电压可调，且达林顿结构10与二极管串11面积都较小。
30.在一个可选的实施例中，衬底20的材料可以为硅、锗、gaas(砷化镓)、inp(磷化铟)或gan(氮化镓)等，即衬底20可以为硅衬底、锗衬底、gaas衬底、inp衬底或gan衬底等；本实施例中，衬底20可以为硅衬底。
31.在一个可选的实施例中，衬底20内可以形成有功能器件，譬如但不仅限于mos管等等。
32.在一个可选的实施例中，达林顿结构10包括第一三极管101和第二三极管102，第一三极管101为pnp型三极管，第二三极管102为npn型三极管，第一三极管101的发射极为达林顿结构10第一端，第二三极管102的发射极为达林顿结构10第二端，第二三极管102的集电极为达林顿结构10第三端，第二三极管102的基极为达林顿结构10的第四端；第一三极管101的集电极接第二三极管102的基极，第一三极管101的基极接第二三极管102的集电极。
33.当静电电流进入到静电保护器件内时，串联于达林顿结构10第三端与第二电压之间的二极管串11首先导通，达林顿结构10的第三端即第二三极管102的集电极，二极管串11的导通导致第二三极管102集电极和发射极之间出现压降，从而令第一三极管101与第二三极管102形成的达林顿结构10导通，泄放静电电流。
34.在一个可选的实施例中，第一三极管101为pnp型三极管，第二三极管102为npn型三极管，第一电压为阳极电压，第二电压为阴极电压，第一三极管101的发射极与阳极电压电连接，第一三极管101的集电极与阴极电压电连接，且第一三极管101的基极与第二三极管102的集电极电连接，第二三极管102的发射极与阴极电压电连接，第二三极管102的基极与第一三极管101的集电极电连接，此时第一三极管101基极与第二三极管102集电极的连接节点与二极管串11的阳极电连接。因此第一三极管101与第二三极管102形成的达林顿结构10的触发电压与二极管串11中二极管的数量成正相关，当二极管串11中二极管的个数越多时，达林顿结构10的触发电压越高，二极管串11中的二极管个数越少时，达林顿结构10的触发电压越低；因此，通过控制二极管串11中串联二极管的个数，即可控制达林顿结构10的
触发电压高低。
35.在一个可选的实施例中，衬底20内形成有深阱区，具体的，深阱区可以为深n阱21，且达林顿结构10和二极管串11均位于深n阱21中。深n阱21将达林顿结构10和二极管串11与其他半导体器件的内部电路相隔离，能够减少静电保护器件与半导体器件内部电路之间的相互影响。
36.具体的，可以采用离子注入工艺在衬底20内进行n型离子注入以形成深n阱21。
37.在一个可选的实施例中，达林顿结构10包括第一p阱22和第一n阱23，第一p阱22和第一n阱23邻接设置。第一p阱22的底部和第一n阱23的底部均高于深n阱21的底部。在第一n阱23中设置第一p型掺杂区24和第一n型掺杂区25，第一p阱22中设置第二p型掺杂区26和第二n型掺杂区27，第一p型掺杂区24、第一n阱23、第一p阱22构成第一三极管101，第一n阱23、第一p阱22、第二n型掺杂区27构成第二三极管102。第一p阱22可以通过对深n阱21的部分区域进行p型离子注入反型而形成，第一n阱23可以通过对深n阱21部分区域继续进行n型离子注入的方式形成；第一n阱23中的第一p型掺杂区24可以通过对第一n阱32中的部分区域进行p型离子注入反型而形成，第一n阱23中的第一n型掺杂区25可以通过对第一n阱23的部分区域继续进行n型离子注入的方式形成；第一p阱22中的第二p型掺杂区26的部分区域继续进行p型离子注入的方式而形成，第二n型掺杂区27可以通过对第一p阱22进行n离子注入反型而形成。
38.在一个可选的实施例中，第一p型掺杂区24和第一n型掺杂区25之间、第一p型掺杂区24与第二n型掺杂区27之间、第二n型掺杂区27与第二p型掺杂区26之间均包括浅沟槽隔离结构31。通过在第一p型掺杂区24和第一n型掺杂区25之间、第一p型掺杂区24与第二n型掺杂区27之间、第二n型掺杂区27与第二p型掺杂区26之间形成沟槽后，于沟槽内沉积绝缘层(譬如，氧化硅层或氮化硅层)，则能够在第一p型掺杂区24和第一n型掺杂区25之间、第一p型掺杂区24与第二n型掺杂区27之间、第二n型掺杂区27与第二p型掺杂区26之间形成浅沟槽隔离结构31。由于第一p阱22与第一n阱23相邻接，因此第一p型掺杂区24与第二n型掺杂区27之间同样需要用浅沟槽隔离结构31隔开，且两者之间的浅沟槽隔离结构31横跨第一p阱22与第二p阱28。浅沟槽隔离结构31的顶部不低于第一p型掺杂区24、第一n型掺杂区25、第二p型掺杂区26和第二n型掺杂区27的顶部，浅沟槽隔离结构31的底部低于第一p型掺杂区24、第一n型掺杂区25、第二p型掺杂区26和第二n型掺杂区27的底部，且高于第一p阱22及第一n阱23的底部。
39.在一个可选的实施例中，二极管串11包括若干个第二p阱28，若干个第二p阱28与若干个串联的二极管一一对应。即一个二极管对应一个第二p阱28，第二p阱28通过向深n阱21部分区域进行p型离子注入反型得到，因此多个第二p阱28被若干个n阱间隔开。第二p阱28中包括第三p型掺杂区29和第三n型掺杂区30，第三p型掺杂区29为二极管的阳极，第三n型掺杂区30为二极管的阴极，第三p型掺杂区29和第三n型掺杂区30之间同样包括浅沟槽隔离结构。每个第二p阱28内均包括一个第三p型掺杂区29和一个第三n型掺杂区30。因此，如图3所示，当需要增加二极管串11中的二极管数量时，可在n阱中继续形成第二p阱28，并于新形成的第二p阱28内形成第三p型掺杂区29和第三n型掺杂区30，将其与其他二极管串11连接即可增加二极管串11中的二极管个数。
40.第一n阱23中的第一p型掺杂区24经引线引出后接第一电压，即连接阳极电压，第
一n阱23中的第一n型掺杂区25通过引线与一个第二p阱28内的第三p型掺杂区29电连接，且该第二p阱28内的第三n型掺杂区30与下一个第二p阱28内的第三p型掺杂区29电连接，其余的二极管均依次串联下去，直至最后一个第二p阱28内的第三n型掺杂区30由引线引出后与第二电压电连接，即连接阴极电压。第一p阱22内的第二p型掺杂区26和第二n型掺杂区27均由引线引出后与最后一个第二p阱28内的第三n性掺杂区一同电连接至第二电压。
41.在一个可选的实施例中，请继续参阅图1至图3，静电保护器件还包括寄生电阻12，寄生电阻12一端与达林顿结构10的第四端电连接，另一端与第二电压电连接。寄生电阻12形成于第一p阱22与第二p型掺杂区26之间。
42.本技术的静电保护器件的工作原理为：当阳极有正向静电脉冲时，第一三极管101导通，第一三极管101的发射极至基极产生电流，随着阳极正向静电脉冲电压不断增大，二极管串11两端的压差大于二极管串11的总阈值电压后，二极管串11被导通，第二三极管102的集电极与发射极之间产生较大压差，当第二三极管102的集电极与发射极之间的压差大于第二三极管102的饱和导通电压后，第二三极管102被导通，第一三极管101与第二三极管102共同构成的达林顿结构10被导通，从而将静电电流泄放出去；又第一三极管101与第二三极管102构成的达林顿结构具有放大功能，其静电泄放的能力远远大于二极管串11的静电泄放能力，可以达到二极管串11的静电泄放能力的数倍甚至更高，从而使得本技术的静电保护器件具有较强的静电保护能力。
43.通过上述技术方案，当半导体器件处于静电环境中时，进入到半导体器件内部的瞬时高压会触发静电保护器件内的达林顿结构10导通，从而将静电电流泄放出去，由于二极管串11连接于达林顿结构10的第三端与第二电压之间，因此达林顿结构10的触发电压与二极管串11总的阈值电压有关，因此可以通过调整二极管串11中二极管的个数从而令静电保护器件的泄放定点电流的触发电压可以与半导体器件本身相适配，触发电压低且触发电压可调，且达林顿结构10与二极管串11面积都较小，使得静电保护器件在具有较强的静电保护能力的同时具有面积小的优点。
44.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
45.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。