有源矩阵基板及其制造方法与流程

[0001]
本发明涉及有源矩阵基板及其制造方法。


背景技术：

[0002]
广泛使用具备按每个像素设置有开关元件的有源矩阵基板的显示装置。将具备薄膜晶体管(thin filmtransistor：以下，“tft”)作为开关元件的有源矩阵基板称为tft基板。此外，在本说明书中，将与显示装置的像素对应的tft基板的部分称为像素区域或者像素。另外，作为开关元件而设置于有源矩阵基板的各像素的tft称为“像素tft”。在tft基板设置有多个源极总线以及多个栅极总线，在它们的交叉部附近配置有像素tft。像素tft的源电极连接于源极总线中的一个，栅电极连接于栅极总线中的一个。
[0003]
近年来，提出有取代非晶硅、多晶硅而使用氧化物半导体，作为tft的有源层的材料。将这样的tft称为“氧化物半导体tft”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体tft能够以比非晶硅tft高的速度进行动作。另外，氧化物半导体膜由比多晶硅膜简单的工艺形成，因此也能够在需要大面积的装置中应用。
[0004]
许多氧化物半导体tft为底栅型tft，但也提出有顶栅型的氧化物半导体tft(例如专利文献1(日本特开2015-109315号公报)以及专利文献2(国际公开第2015/186619号))。
[0005]
专利文献1公开：在氧化物半导体层的一部分上经由栅极绝缘层而配置了栅电极、且在覆盖栅电极的绝缘层上配置了源电极和漏电极的顶栅型tft。
[0006]
另一方面，本申请人的专利文献2提出有：在比栅极总线靠基板侧设置源电极以及源极总线的基板构造(以下“下部源极构造”)。在该构造中，源极总线配置在比氧化物半导体tft的氧化物半导体层靠基板侧，栅极总线配置在氧化物半导体层的上方。根据具有下部源极构造的tft基板(以下省略为“下部源极构造基板”。)，能够使位于源极总线与栅极总线之间的绝缘层变厚，因此能够减少这些总线的交叉部所产生的寄生电容。


技术实现要素：

本发明所要解决的技术问题
[0007]
在下部源极构造基板中，像素tft的活性层以覆盖对应的源极总线的方式配置在绝缘层(下部绝缘层)上，并在形成于下部绝缘层的开口部内，与源极总线(与或者源极总线一体形成的源电极)的上表面连接。在本说明书中，将使像素tft的有源层与源极总线电连接的连接部称为“源极接触部”。
[0008]
在本发明人进行了研究后，在下部源极构造基板中，若使用氧化物半导体tft作为像素tft，则有时难以减少源极接触部的接触电阻。例如根据源极总线的材料的不同，难以与像素tft的有源层亦即氧化物半导体层(例如in-ga-zn-o系半导体层)形成良好的欧姆接合。另外，即便在使用了能够与氧化物半导体层形成欧姆接合的材料作为源极总线的材料的情况下，也由于源极总线(或者源电极)的表面因工艺而受到损伤，或被污染，从而存在与氧化物半导体层之间的接触电阻上升的可能性。详情将后述。
[0009]
本发明的一实施方式提供一种有源矩阵基板，其在各像素区域具备氧化物半导体tft，并能够减少将氧化物半导体tft的氧化物半导体层与源极总线电连接的连接部的接触电阻。解决问题的方案
[0010]
本说明书公开以下的项目所述的有源矩阵基板以及有源矩阵基板的制造方法。
[0011]
[项目1]有源矩阵基板具有：包含多个像素区域的显示区域和除上述显示区域以外的非显示区域，并具备：基板；多个栅极总线和多个源极总线，其中，上述多个栅极总线被上述基板的主面支承，且沿第一方向延伸，多个源极总线沿与上述第一方向交叉的第二方向延伸，并且位于比上述多个栅极总线靠上述基板侧；下部绝缘层，其位于上述多个源极总线与上述多个栅极总线之间，并覆盖上述多个源极总线；以及氧化物半导体tft以及像素电极，所述氧化物半导体tft以及像素电极分别与上述多个像素区域相对应而配置，上述氧化物半导体tft具有：氧化物半导体层，其配置在上述下部绝缘层上；栅电极，其经由栅极绝缘层而配置在上述氧化物半导体层的一部分上，并且与上述多个栅极总线的对应的一个电连接；源电极，其使用与上述多个源极总线相同的导电膜而形成于上述下部绝缘层与上述基板之间，并且与上述多个源极总线的对应的一个电连接；以及第一欧姆导电部，其由可与所述氧化物半导体层形成欧姆接合的导电材料形成在上述氧化物半导体层与上述下部绝缘层以及上述源电极之间，并且将上述氧化物半导体层与上述源电极连接，上述氧化物半导体层包括：沟道区域和分别位于上述沟道区域的两侧的第一区域以及第二区域，上述第一区域与上述源电极电连接，上述第二区域与上述像素电极电连接，上述下部绝缘层具有使上述源电极的至少一部分露出的源极用开口部，上述第一欧姆导电部配置在上述下部绝缘层上以及上述源极用开口部内，且在上述源极用开口部内与上述源电极的上述至少一部分直接接触，上述氧化物半导体层的上述第一区域与上述第一欧姆导电部的上表面直接接触。
[0012]
[项目2]在项目1所述的有源矩阵基板中，上述氧化物半导体tft还具有：第二欧姆导电部，其配置在上述下部绝缘层与上述氧化物半导体层的上述第二区域之间，由与上述第一欧姆导电部相同的导电膜形成，并且与上述第一欧姆导电部电分离；和漏电极，其将上述氧化物半导体层的上述第二区域与上述像素电极连接，上述氧化物半导体层的上述第二区域与上述第二欧姆导电部的上表面直接接触，上述漏电极和上述第二欧姆导电部经由上述氧化物半导体层而至少局部重叠。
[0013]
[项目3]在项目2所述的有源矩阵基板中，上述有源矩阵基板还具备：覆盖上述氧化物半导体层以及上述栅电极的层间绝缘层，
上述漏电极配置在上述层间绝缘层上以及形成于上述层间绝缘层的漏极用开口部内，且在上述漏极用开口部内与上述氧化物半导体层的上述第二区域的上表面接触。
[0014]
[项目4]在项目1所述的有源矩阵基板中，上述氧化物半导体tft还具有第二欧姆导电部，上述第二欧姆导电部配置在上述下部绝缘层与上述氧化物半导体层之间，且由与上述第一欧姆导电部相同的导电膜形成，并且与上述第一欧姆导电部电分离，上述氧化物半导体层的上述第二区域与上述第二欧姆导电部的上表面直接接触，上述像素电极与上述氧化物半导体层的上述第二区域直接接触。
[0015]
[项目5]在项目4所述的有源矩阵基板中，上述氧化物半导体层的上述第二区域具有使上述第二欧姆导电部的上述上表面的一部分露出的开口部，上述像素电极在上述氧化物半导体层的上述开口部内与上述开口部的侧面以及上述第二欧姆导电部的上述上表面的上述一部分直接接触。
[0016]
[项目6]在项目1所述的有源矩阵基板中，上述第一欧姆导电部由透明导电膜形成，上述像素电极配置在上述下部绝缘层与上述氧化物半导体层之间，并且由与上述第一欧姆导电部相同的导电膜形成，上述氧化物半导体层的上述第二区域与上述像素电极的上表面直接接触。
[0017]
[项目7]在项目1～6中任一项所述的有源矩阵基板中，上述氧化物半导体层覆盖上述第一欧姆导电部的上表面整体以及侧面整体。
[0018]
[项目8]在项目1～7中任一项所述的有源矩阵基板中，在从上述基板的法线方向观察时，在上述对应的一个源极总线和上述对应的一个栅极总线的一个交叉的交叉部，没有配置有上述第一欧姆导电部，也没有配置有由与上述第一欧姆导电部相同的导电膜形成的任一个导电部。
[0019]
[项目9]在项目1～7中任一项所述的有源矩阵基板中，上述有源矩阵基板还具备欧姆布线部，上述欧姆布线部由与上述第一欧姆导电部相同的导电膜形成，并且沿着上述对应的一个源极总线并沿上述第一方向延伸，上述欧姆布线部以将与上述对应的一个源极总线连接的邻接的两个氧化物半导体tft的上述第一欧姆导电部连接起来的方式延伸。
[0020]
[项目10]在项目9所述的有源矩阵基板中，上述欧姆布线部经由上述下部绝缘层配置在上述对应的一个源极总线的一个上。
[0021]
[项目11]
在项目9或者10所述的有源矩阵基板中，上述有源矩阵基板还具备布线保护部，上述布线保护部由与上述氧化物半导体层相同的半导体膜形成，并且以覆盖上述欧姆布线部的方式沿上述第一方向延伸。
[0022]
[项目12]在项目1～11中任一项所述的有源矩阵基板中，上述有源矩阵基板还具备：配置在上述非显示区域的至少一个其他氧化物半导体tft，上述至少一个其他氧化物半导体tft具有：其他氧化物半导体层、与上述其他氧化物半导体层的一部分连接的源电极布线、与上述其他氧化物半导体层的其他一部分连接的漏电极布线、经由绝缘层而配置在上述其他氧化物半导体层上的栅电极布线，上述源电极布线以及上述漏电极布线中的一方的电极布线使用与上述多个源极总线相同的导电膜而形成于上述下部绝缘层与上述基板之间，另一方的电极布线使用与上述第一欧姆导电部相同的导电膜而形成在上述下部绝缘层上。
[0023]
[项目13]在项目1～5以及7～12中任一项所述的有源矩阵基板中，上述第一欧姆导电部主要包括从由ti、mo、ta、w构成的组选择的至少一种金属。
[0024]
[项目14]在项目13所述的有源矩阵基板中，上述第一欧姆导电部由ti膜或者mo膜形成。
[0025]
[项目15]在项目1～12中任一项所述的有源矩阵基板中，上述第一欧姆导电部主要包括从由铟锡氧化物、铟锌氧化物、锌氧化物、锡氧化物构成的组选择的至少一种金属氧化物。
[0026]
[项目16]在项目1～15中任一项所述的有源矩阵基板中，上述多个源极总线包括含有cu或者al的低电阻金属层，上述第一欧姆导电部与上述低电阻金属层直接接触。
[0027]
[项目17]在项目1～16中任一项所述的有源矩阵基板中，上述氧化物半导体层包括in-ga-zn-o系半导体。
[0028]
[项目18]在项目17所述的有源矩阵基板中，上述in-ga-zn-o系半导体包括结晶部分。
[0029]
[项目19]一种有源矩阵基板的制造方法，上述有源矩阵基板具有包含多个像素区域的显示区域和除上述显示区域以外的非显示区域，且具备分别与上述多个像素区域相对应的氧化物半导体tft，上述有源矩阵基板的制造方法包括以下工序：(a)在基板上形成下部导电膜，且通过进行上述下部导电膜的图案化而形成下部金属层的工序，上述下部金属层包括：多个源极总线和配置在形成各氧化物半导体tft的tft形
成区域的源电极；(b)在上述下部金属层上形成下部绝缘层，在上述下部绝缘层形成使上述各氧化物半导体tft的上述源电极的一部分露出的源极用开口部；(c)通过在上述下部绝缘层上以及各源极用开口部内形成欧姆导电膜并通过对所述欧姆导电膜进行图案化而形成欧姆层的工序，所述欧姆导电膜包含能够与上述各氧化物半导体tft的氧化物半导体层形成欧姆接合的导电材料，上述欧姆层包括在上述各源极用开口部内与上述源电极的上述一部分直接接触的第一欧姆导电部；(d)在各tft形成区域中，在上述下部绝缘层以及上述欧姆层上以与上述第一欧姆导电部的上表面接触的方式形成上述各氧化物半导体tft的上述氧化物半导体层的工序；(e)在上述各tft形成区域中，在上述氧化物半导体层的一部分上形成栅极绝缘层以及栅电极的工序，上述氧化物半导体层中的从上述基板的法线方向观察与上述栅电极重叠的区域成为沟道区域，与上述第一欧姆导电部接触的区域成为第一区域，夹着所述沟道区域且位于与上述第一区域相反一侧的区域成为第二区域；以及(f)以与上述各氧化物半导体tft中的上述氧化物半导体层的上述第二区域的上表面接触的方式形成漏电极或者像素电极的工序。
[0030]
[项目20]在项目19所述的有源矩阵基板的制造方法中，在上述工序(c)中，在上述各tft形成区域中，上述欧姆层还包括与上述第一欧姆导电部分离配置的第二欧姆导电部，在上述工序(d)中，上述各氧化物半导体tft的上述氧化物半导体层配置为，上述氧化物半导体层中的成为第二区域的部分与上述第二欧姆导电部的上表面接触。
[0031]
[项目21]在项目20所述的有源矩阵基板的制造方法中，在上述各tft形成区域中，上述第二欧姆导电部经由上述氧化物半导体层而至少局部与上述漏电极或者上述像素电极重叠。
[0032]
[项目22]在项目19～21中任一项所述的有源矩阵基板的制造方法中，在形成了上述下部绝缘层后，在形成上述欧姆导电膜前，相对于上述下部绝缘层以200℃以上的温度进行热处理。
[0033]
[项目23]在项目19～22中任一项所述的有源矩阵基板的制造方法中，上述第一欧姆导电部主要包括从由ti、mo、ta、w构成的组选择的至少一种金属。
[0034]
[项目24]在项目19～22中任一项所述的有源矩阵基板的制造方法中，上述第一欧姆导电部主要包括从由铟锡氧化物、铟锌氧化物、锌氧化物、锡氧化物构成的组选择的至少一种金属氧化物。
[0035]
[项目25]在项目19～24中任一项所述的有源矩阵基板的制造方法中，上述氧化物半导体层包括in-ga-zn-o系半导体。
[0036]
[项目26]在项目25所述的有源矩阵基板的制造方法中，上述in-ga-zn-o系半导体包括结晶部分。发明效果
[0037]
根据本发明的一实施方式，提供一种有源矩阵基板，其在各像素区域具备氧化物半导体tft，并能够减少将氧化物半导体tft的氧化物半导体层与源极总线电连接的连接部的接触电阻。
附图说明
[0038]
图1是表示有源矩阵基板101的平面构造的一个例子的概略图。
[0039]
图2a是例示第一实施方式的有源矩阵基板101的像素区域的俯视图。
[0040]
图2b是有源矩阵基板101的沿着图2a所示的iib-iib’线的剖视图。
[0041]
图3a是例示变形例1的有源矩阵基板102的像素区域的俯视图。
[0042]
图3b是表示有源矩阵基板102的沿着图3a所示的iiib-iiib’线的剖面构造的一个例子的图。
[0043]
图3c是表示有源矩阵基板102的沿着图3a所示的iiib-iiib’线的剖面构造的其他例的图。
[0044]
图4a是例示变形例2的有源矩阵基板103的像素区域的俯视图。
[0045]
图4b是有源矩阵基板103的沿着图4a所示的ivb-ivb’线的剖视图。
[0046]
图5a是例示有源矩阵基板101的制造方法的工序剖面图。
[0047]
图5b是例示有源矩阵基板101的制造方法的工序剖面图。
[0048]
图5c是例示有源矩阵基板101的制造方法的工序剖面图。
[0049]
图5d是例示有源矩阵基板101的制造方法的工序剖面图。
[0050]
图5e是例示有源矩阵基板101的制造方法的工序剖面图。
[0051]
图5f是例示有源矩阵基板101的制造方法的工序剖面图。
[0052]
图5g是例示有源矩阵基板101的制造方法的工序剖面图。
[0053]
图5h是例示有源矩阵基板101的制造方法的工序剖面图。
[0054]
图5i是例示有源矩阵基板101的制造方法的工序剖面图。
[0055]
图5j是例示有源矩阵基板101的制造方法的工序剖面图。
[0056]
图5k是例示有源矩阵基板101的制造方法的工序剖面图。
[0057]
图6a是例示其他有源矩阵基板104的像素区域的俯视图。
[0058]
图6b是表示有源矩阵基板104的沿着图6a所示的vib-vib’线的剖面构造的一个例子的图。
[0059]
图6c是表示有源矩阵基板104的沿着图6a所示的vib-vib’线的剖面构造的其他例的图。
[0060]
图7是例示又一其他有源矩阵基板105的像素区域的截面图。
[0061]
图8是例示构成栅极驱动器gd的移位寄存器电路的图。
[0062]
图9是表示移位寄存器电路所含的单位电路srk的一个例子的图。
[0063]
图10a是表示栅极驱动器gd的单位电路srk的一部分的俯视图。
[0064]
图10b是沿着图10a所示的xb-xb’线的tft110的剖视图。
[0065]
图11a是表示参考例的源极接触部的形成工艺的工序剖面图。
[0066]
图11b是表示参考例的源极接触部的形成工艺的工序剖面图。
[0067]
图11c是表示参考例的源极接触部的形成工艺的工序剖面图。
具体实施方式
[0068]
在将氧化物半导体tft用作像素tft的下部源极构造基板中，氧化物半导体tft的氧化物半导体层与源极总线(或者使用与源极总线相同的导电膜而形成的源电极)的上表面连接(源极接触部)。为了减少源极总线的布线电阻，若源极总线由cu膜、al膜等低电阻金属膜形成，则低电阻金属膜和氧化物半导体层难以形成欧姆接合，因此难以将源极接触部的接触电阻抑制得较小。例如，若将cu膜、al膜与氧化物半导体层配置为直接接触，则接触面的5μm
×
5μm的每单位面积的接触电阻比500ω大。若在cu膜、al膜产生工艺损伤、电蚀反应(al的情况)等，则接触电阻进一步上升。
[0069]
相对于此，在本申请人的专利文献2等中，使用将ti膜作为上层的层叠膜(例如从基板侧层叠ti膜、cu膜以及ti膜的层叠膜)形成源极总线。ti膜可与氧化物半导体层形成欧姆接合，因此与仅由cu膜形成源极总线的情况相比，可减少与氧化物半导体层之间的接触电阻。
[0070]
此外，在本说明书中，将能够与氧化物半导体形成欧姆接合的膜称为“欧姆导电膜”。若将欧姆导电膜与氧化物半导体层配置为直接接触，则能够将该接触面的接触电阻抑制为例如不足5μm
×
5μm的每单位面积500ω。
[0071]
然而，本发明人进行了研究后知道：在下部源极构造基板中，即便在使用将欧姆导电膜作为上层的层叠膜形成了源极总线的情况下，也由于源极总线的上表面(例如ti表面)因工艺而受到损伤，或者被污染，从而有时与氧化物半导体层之间得不到良好的接触，无法充分减少接触电阻。以下，参照附图进行说明。
[0072]
图11a～图11c是对形成下部源极构造基板的源极接触部的工艺的参考例进行说明的工序剖面图。
[0073]
首先，如图11a所示，通过在基板91上形成源极用导电膜，并进行源极用导电膜的图案化，从而形成包含源极总线sl的下部金属层。
[0074]
接着，如图11b所示，形成覆盖下部金属层的下部绝缘层95。此后，为了确保下部绝缘层95的可靠性，有时对下部绝缘层95进行退火处理。退火处理例如在大气中在200～450℃的温度下进行。接下来，进行下部绝缘层95的蚀刻，而形成使源极总线sl的一部分的表面m1露出的源极用开口部95s。
[0075]
接着，如图11c所示，通过在下部绝缘层95上以及源极用开口部95s内形成氧化物半导体膜(例如in-ga-zn-o系半导体膜)，并进行氧化物半导体膜的图案化，由此得到氧化物半导体层97。氧化物半导体层97在源极用开口部95s内与源极总线sl的露出表面m1直接接触。
[0076]
在上述的工艺中，存在以下的可能性，即，通过对于下部绝缘层95的蚀刻，使在源极用开口部95s内露出的源极总线sl的表面m1受到损伤，或被污染。另外，在形成氧化膜(sio2膜等)作为下部绝缘层95的情况下，通过与下部绝缘层95接触，从而存在源极总线sl
的表面被氧化的担忧。此外，也可以在下部绝缘层95形成了源极用开口部95s后进行退火处理，但在该情况下，存在源极总线sl的表面由于退火处理而被氧化，或者受到损伤的可能性，作为其结果，有时在源极用开口部95s内，源极总线sl的表面m1和氧化物半导体层97无法形成良好的欧姆接触，接触电阻上升。例如，即便在由将ti作为上层的层叠膜形成了源极总线sl的情况下，也由于源极总线sl的露出表面(ti表面)m1在退火处理中被氧化，从而存在接触电阻上升的担忧。
[0077]
本发明人作为基于上述见解进行了研究的结果，发现：通过在下部绝缘层95形成了源极用开口部95s后，且形成氧化物半导体膜前，以覆盖源极总线sl的露出表面m1的方式形成欧姆导电膜，从而可抑制上述问题。欧姆导电膜能够与受到工艺损伤等的源极总线sl的露出表面m1稳定地接触。并且，欧姆导电膜在下部绝缘层95的退火处理后形成，因此不会受到由于退火处理、蚀刻工序产生的损伤。因此，能够相对于氧化物半导体层97稳定地形成欧姆接合。
[0078]
(实施方式)以下，参照附图，对第一实施方式的有源矩阵基板进行说明。
[0079]
图1是示意性地示出有源矩阵基板101的平面构造的一个例子的图。有源矩阵基板101具有多个像素区域pix，并且具有：有助于显示的显示区域dr和位于显示区域dr的外侧的周边区域(边框区域)fr。像素区域pix(也有时称为“像素”。)是与显示装置的像素对应的区域。
[0080]
有源矩阵基板101在显示区域dr中具备：基板1、被基板1支承的多个tft(像素tft)20、多个像素电极pe、对tft20供给栅极信号的多个栅极总线gl(1)～gl(j)(j是2以上的整数，以下通称为“栅极总线gl”)、对像素tft20供给源极信号的多个源极总线sl(1)～sl(k)(k是2以上的整数，以下通称为“源极总线sl”)。
[0081]
源极总线sl沿与栅极总线gl交叉的方向延伸。在本说明书中，将源极总线sl的延伸方向y称为“第一方向”，将栅极总线gl的延伸方向x称为“第二方向”。第一方向y与第二方向x也可以正交。各像素区域pix通过栅极总线gl以及源极总线sl来规定。多个像素区域pix例如以矩阵状配置。
[0082]
各tft20以及各像素电极pe与多个像素区域pix的一个对应地设置。各tft20的栅电极与对应的栅极总线gl电连接。另外，各tft20的氧化物半导体层的一部分(第一区域)与对应的源极总线sl电连接，其他一部分(第二区域)与对应的像素电极pe电连接。
[0083]
可在非显示区域fr设置驱动器等周边电路。在该例中，驱动栅极总线gl的栅极驱动器gd和以时分方式驱动源极总线sl的ssd电路sc一体地(单片)设置。另外，也可以在有源矩阵基板101的非显示区域fr安装有包含源极驱动器sd的驱动器ic。
[0084]
在将有源矩阵基板101用于ffs(fringe field switching)模式等横向电场模式的显示装置的情况下，在有源矩阵基板101，相对于多个像素pix设置有共用的电极(共用电极)ce。
[0085]
＜像素区域＞以下，参照附图，以用于ffs模式的显示装置的有源矩阵基板为例子，对本实施方式的有源矩阵基板的像素区域的构造进行说明。ffs模式是在一方的基板设置一对电极而对液晶分子在与基板面平行的方向(横向)上施加电场的横向电场方式的模式。
[0086]
在以下的说明中，将包含使用与源极总线sl相同的导电膜(源极用导电膜)形成的电极、布线等的层称为“下部金属层lm”，将包含使用与栅极总线gl相同的导电膜(栅极用导电膜)形成的电极、布线等的层称为“栅极金属层gm”，将包含使用与氧化物半导体tft的漏电极相同的导电膜(漏极用导电膜)形成的电极、布线等的层称为“漏极金属层dm”。在本实施方式中，下部金属层lm位于比栅极金属层gm靠基板侧(下部源极构造)。另外，如后述那样，本实施方式的有源矩阵基板在下部金属层lm与氧化物半导体tft的氧化物半导体层之间还包括使用能够相对于氧化物半导体形成欧姆接合的导电膜(欧姆导电膜)形成的层。将该层称为“欧姆层om”。
[0087]
在附图中，有时在各构成要素的附图标记后在括号中示出其电极、布线等形成的层。例如，有时对形成于栅极金属层gm内的电极或者布线，在其附图标记后标注“(gm)”。
[0088]
图2a是例示有源矩阵基板101的像素区域的俯视图，图2b是横穿像素区域的tft20的沿着iib-iib’线的剖视图。
[0089]
有源矩阵基板101具有基板1、被支承在基板1的主面上的多个源极总线sl以及多个栅极总线gl。各像素区域通过一个源极总线sl以及一个栅极总线gl来规定。各像素区域具有顶栅型的tft20、像素电极pe、共用电极ce。
[0090]
在本实施方式中，源极总线sl位于比栅极总线gl靠基板1侧(下部源极构造)。换句话说，下部金属层lm位于比栅极金属层gm靠基板1侧。在下部金属层lm上，依次配置有下部绝缘层5、由欧姆导电膜形成的欧姆层om、氧化物半导体层7、栅极绝缘层9以及栅极金属层gm。
[0091]
tft20具备：氧化物半导体层7，其配置在下部绝缘层5；栅电极ge，其经由栅极绝缘层9而配置在氧化物半导体层7的一部分上；源电极se，其配置在下部绝缘层5与基板1之间；第一欧姆导电部4s，其配置在氧化物半导体层7与源电极se以及下部绝缘层5之间；以及漏电极de。在tft20中，氧化物半导体层7和源电极se经由第一欧姆导电部4s而电连接(源极接触部)。
[0092]
源电极se形成于下部金属层lm内，并与对应的源极总线sl电连接。栅电极ge形成于栅极金属层gm内，并与对应的栅极总线gl电连接。第一欧姆导电部4s使用欧姆导电膜(在欧姆层om内)形成。
[0093]
氧化物半导体层7包括沟道区域7c和分别在其两侧配置的第一区域7s以及第二区域7d。第一区域7s以及第二区域7d是比沟道区域7c电阻率低的低电阻区域。在从基板1的主面的法线方向(以下省略为“基板1的法线方向”。)观察时，栅电极ge配置为与沟道区域7c重叠。也可以是，栅极绝缘层9覆盖沟道区域7c，并且不覆盖第一区域7s以及第二区域7d。第一区域7s与对应的源极总线sl电连接，第二区域7d与对应的像素电极pe电连接。
[0094]
源电极se也可以与源极总线sl连接(一体形成)。源电极se也可以是源极总线sl的一部分。在这样的情况下，有时将源极总线sl中的与第一区域7s连接的部分称为“源电极se”。栅电极ge也可以与栅极总线gl连接(一体形成)。栅电极ge也可以是栅极总线gl的一部分。在这种情况下，有时将栅极总线gl中的在从基板1的法线方向观察时与氧化物半导体层7重叠的部分称为“栅电极ge”。
[0095]
包括源电极se以及源极总线sl的下部金属层lm由下部绝缘层5覆盖。在源极接触部中，在下部绝缘层5，形成有使源电极se的上表面的一部分(此处源极总线sl的一部分)3s
露出的源极用开口部5s。
[0096]
第一欧姆导电部4s配置在下部绝缘层5上以及源极用开口部5s内，且在源极用开口部5s内与源电极se的露出表面3s直接接触。也可以是，tft20的第一欧姆导电部4s例如为岛状，且与邻接的像素区域的tft的第一欧姆导电部相互分离(隔开间隔)配置。
[0097]
也可以是，第一欧姆导电部4s覆盖源电极se的露出表面3s整体。在该例中，第一欧姆导电部4s配置为覆盖源电极se的露出表面3s整体、源极用开口部5s的侧面整体以及下部绝缘层5的上表面中的位于源极用开口部5s的周缘附近的部分。
[0098]
也可以是，欧姆层om还包括与第一欧姆导电部4s电分离的第二欧姆导电部4d。第二欧姆导电部4d配置在下部绝缘层5与氧化物半导体层7之间，例如为岛状。在从基板1的法线方向观察时，第二欧姆导电部4d夹着栅电极ge而配置在与第一欧姆导电部4s相反一侧。在配置有第二欧姆导电部4d的区域中，在下部绝缘层5没有设置有开口部，第二欧姆导电部4d的整体位于下部绝缘层5上。此外，欧姆层om只要包括第一欧姆导电部4s即可，也可以不包括第二欧姆导电部4d。
[0099]
欧姆层om使用能够与氧化物半导体形成欧姆接合的导电膜(欧姆导电膜)形成。欧姆导电膜也可以是ti膜等金属膜，也可以是铟锡氧化物膜等金属氧化物膜。例如，欧姆导电膜也可以是主要包括从由ti、mo、ta、w构成的组选择的至少一种金属的金属膜。或者，欧姆导电膜也可以是主要包括从由铟锡氧化物(ito)膜、铟锌氧化物(in-zn-o)膜、氧化锌(zno)膜、氧化锡(sno2)膜构成的组选择的至少一种金属氧化物的金属氧化物膜。
[0100]
氧化物半导体层7配置在下部绝缘层5以及欧姆层om上。氧化物半导体层7的第一区域7s与第一欧姆导电部4s的上表面直接接触，并经由第一欧姆导电部4s而与对应的源极总线sl电连接。在该例中，配置为氧化物半导体层7的第一区域7s与第一欧姆导电部4s的上表面直接接触，第二区域7d与第二欧姆导电部4d的上表面直接接触。
[0101]
也可以是，氧化物半导体层7覆盖第一欧姆导电部4s的表面整体(上表面整体以及侧面整体)。换句话说，也可以是，在从基板1的法线方向观察时，第一欧姆导电部4s的整体位于氧化物半导体层7的周缘的内部。同样，也可以是，氧化物半导体层7覆盖第二欧姆导电部4d的整体。
[0102]
栅极绝缘层9只要配置在氧化物半导体层7的至少沟道区域7c上即可。在该例中，栅极绝缘层9仅配置在栅电极ge与氧化物半导体层7之间。栅极绝缘层9的侧面以及栅电极ge的侧面也可以相互对齐。这样的构造通过利用相同的掩模对栅极绝缘层9和栅极导电膜进行蚀刻而获得。
[0103]
tft20也可以在氧化物半导体层7的基板1侧具有遮光层3。遮光层3例如可使用源极用导电膜(即在下部金属层lm内)而形成。也可以是，在从基板1的法线方向观察时，遮光层3配置为与氧化物半导体层7中的至少沟道区域7c重叠。由此，能够抑制由于来自基板1侧的光(背光源光)引起的氧化物半导体层7的特性劣化。
[0104]
氧化物半导体层7、栅极绝缘层9以及栅极金属层gm由层间绝缘层10覆盖。在层间绝缘层10上形成有包含tft20的漏电极de的漏极金属层dm。
[0105]
漏电极de配置在层间绝缘层10上以及设置于层间绝缘层10的漏极用开口部10p内，且在漏极用开口部10p内，与氧化物半导体层7的第二区域7d连接。漏电极de也可以与第二区域7d的上表面直接接触。
[0106]
当在欧姆层om形成有第二欧姆导电部4d的情况下，氧化物半导体层7的第二区域7d中的与作为导电层的第二欧姆导电部4d直接接触的部分(称为“第一部分”。)进一步比其他部分低电阻化。若漏电极de配置为与氧化物半导体层7的第一部分接触(换句话说，漏电极de和第二欧姆导电部4d配置为经由氧化物半导体层7而至少局部重叠)，则能够进一步减少漏电极de与氧化物半导体层7之间的接触电阻。
[0107]
在漏极金属层dm上以覆盖tft20的方式形成有上部绝缘层13。上部绝缘层13例如包括无机绝缘层(钝化膜)11。如图示那样，也可以是，上部绝缘层13具有包括无机绝缘层11和形成在无机绝缘层11上的有机绝缘层12的层叠构造。也可以不形成有机绝缘层12。或者，有机绝缘层12也可以仅形成于显示区域。
[0108]
在上部绝缘层13上形成有共用电极ce。共用电极ce也可以不按每个像素区域pix分离。例如，也可以是，共用电极ce在形成有像素接触孔chp的区域(像素接触区域)具有开口部，且除去像素接触区域之外而遍及像素区域pix整体形成。
[0109]
像素电极pe经由电介质层17而配置在共用电极ce上。像素电极pe按每个像素区域pix分离。在各像素区域pix中，在像素电极pe设置有一个或者多个狭缝(开口部)或者缺口部。
[0110]
像素电极pe配置在电介质层17上，在形成于上部绝缘层13以及电介质层17的像素接触孔chp内与氧化物半导体层7的第二区域7d连接。在该例中，像素接触孔chp由无机绝缘层11的开口部11p、有机绝缘层12的开口部12p以及电介质层17的开口部17p构成。
[0111]
参照图11a～图11c如前述那样，在参考例的源极接触部中，有时源极总线sl的表面由于下部绝缘层95的形成工艺(蚀刻、退火处理等)而受到损伤。例如，存在源极总线sl的表面在退火处理中被氧化而电阻变高，或者与氧化物半导体层之间的紧贴性降低的担忧。
[0112]
相对于此，在本实施方式中，在进行了下部绝缘层5的蚀刻以及退火处理后，在下部绝缘层5上以及下部绝缘层5的源极用开口部5s内，以与源电极se的露出表面3s接触的方式形成有第一欧姆导电部4s。即便源电极se的露出表面3s受到损伤，第一欧姆导电部4s也能够在与源电极se的露出表面3s之间形成稳定的接触。因此，与源电极se和氧化物半导体层7直接连接的情况相比，能够抑制由于源电极se的露出表面3s的损伤引起的接触电阻上升。另外，第一欧姆导电部4s不会受到由于下部绝缘层5的形成工艺引起的损伤，因此能够在第一欧姆导电部4s与氧化物半导体层7之间形成良好的欧姆接合。因此，能够减少源极接触部的接触电阻。
[0113]
另外，在本实施方式中，即便在下部金属层lm(在具有层叠构造的情况下其最上层)使用cu膜、al膜等难以与氧化物半导体形成欧姆接合的金属膜的情况下，也能够减少源极接触部的接触电阻。因此，能够提高下部金属层lm的材料、构造、氧化物半导体膜的蚀刻液等的选择的自由度。
[0114]
也可以是，下部金属层lm包括例如包含cu或者al等低电阻金属的低电阻金属层(包含合金层)，第一欧姆导电部4s配置为与低电阻金属层直接接触。下部金属层lm也可以具有低电阻金属层的单层构造，也可以具有将低电阻金属层作为最上层的层叠构造(cu/ti构造等)。由此，能够将源极总线的布线电阻抑制得较小，并且能够减少源极接触部的接触电阻。
[0115]
并且，在源极总线sl包含cu、al等的情况下，通过设置欧姆层om的第一欧姆导电部
4s，从而能够抑制源极总线sl的cu、al向氧化物半导体层7扩散，因此能够提高tft20的可靠性。
[0116]
在图示的例子中，在源极总线sl和栅极总线gl交叉的交叉部中，欧姆层om内的任一个导电部均没有配置。例如，第一欧姆导电部4s以及第二欧姆导电部4d均没有延设至交叉部。因此，能够将交叉部的电容抑制得较小。
[0117]
＜变形例＞
·
变形例1图3a是表示变形例1的有源矩阵基板102的像素区域的俯视图，图3b是沿着图3a所示的iiib-iiib’线的剖视图。tft20的剖视图与图2b相同，因此省略。
[0118]
变形例1的有源矩阵基板102在欧姆层om包括沿着源极总线sl并沿第一方向延伸的欧姆布线部4w这点上与有源矩阵基板101不同。
[0119]
在从基板1的法线方向观察时，欧姆布线部4w以从一个像素区域的源极接触部至在第一方向(源极总线的延伸方向，此处列方向)上邻接的像素区域的源极接触部而至少局部与源极总线sl重叠的方式延伸。欧姆布线部4w与第一欧姆导电部4s连接(一体形成)。在该例中，欧姆布线部4w与和相同的源极总线sl连接的在第一方向上邻接的两个tft20的第一欧姆导电部4s连接。由此，欧姆布线部4w也可作为源极总线发挥功能，因此能够通过欧姆层om和下部金属层lm双方构成具有冗余构造的源极总线sl，能够进一步减少布线电阻。另外，欧姆布线部4w和源极总线sl设置于不同的金属层内，并且分别被图案化。因此，即便在欧姆布线部4w以及源极总线sl的一方产生断线，也可在另一方自动地修正。
[0120]
欧姆布线部4w也可以经由下部绝缘层5而配置在源极总线sl上。虽未图示，但也可以是，在第一方向上邻接的两个源极接触部之间，设置有将欧姆布线部4w和源极总线sl连接的一个或者多个接触部。在接触部中，欧姆布线部4w也可以配置为在形成于下部绝缘层5的开口部内与源极总线sl直接接触。虽未图示，但也可以是，在下部绝缘层5形成有沿第一方向延伸的开口部，欧姆布线部4w遍及两个源极接触部之间而与源极总线sl接触。
[0121]
如图3b所示，欧姆布线部4w也可以被由与氧化物半导体层7相同的氧化物半导体膜形成的布线保护部7w覆盖。欧姆布线部4w的上表面整体以及侧面整体也可以由布线保护部7w覆盖。由此，在氧化物半导体膜的图案化(例如湿式蚀刻)时，能够抑制欧姆布线部4w的表面受到损伤，因此可得到更低电阻且可靠性高的冗余布线构造。也可以是，布线保护部7w沿第一方向延伸，与和对应的源极总线sl连接的在第一方向上邻接的两个tft20的氧化物半导体层7连接。
[0122]
或者，也可以如图3c所例示的那样，欧姆布线部4w(的至少一部分)没有由氧化物半导体膜覆盖。
[0123]
在本变形例中，能够减少源极接触部的接触电阻，并且实现源极总线sl的冗余构造。但是，欧姆布线部4w也存在于源极总线sl和栅极总线gl交叉的交叉部，因此与有源矩阵基板101相比，交叉部的电容变大。
[0124]
·
变形例2图4a是表示变形例2的有源矩阵基板103的像素区域的俯视图，图4b是沿着图4a所示的ivb-ivb’线的剖视图。
[0125]
变形例2的有源矩阵基板103在从基板1的法线方向观察时第一欧姆导电部4s越过
源极总线sl(或者源电极se)的周缘而向沟道区域7c侧延伸这点上与图2a以及图2b所示的有源矩阵基板101不同。
[0126]
将第一欧姆导电部4s中的位于比源极用开口部5s靠沟道区域7c侧的部分4se称为“第一欧姆导电部4s的延设部”。也可以是，若将源极用开口部5s与沟道区域7c之间的沿着沟道长度方向的距离设为dt，则延设部4se的沟道长度方向的长度dx例如为1/2
×
dt以上，并且不足dt。
[0127]
通过设置延设部4se，从而氧化物半导体层7的第一区域7s中的与第一欧姆导电部4s接触的部分的面积增加，因此能够进一步减少氧化物半导体层7的第一区域7s的电阻率。
[0128]
为了在氧化物半导体膜的图案化时抑制延设部4se受到损伤，优选第一欧姆导电部4s的延设部4se的整体由氧化物半导体层7覆盖。如图示那样，也可以是，在源极接触部与沟道区域7c之间，氧化物半导体层7的沟道宽度方向的长度小于源极接触部的情况下，第一欧姆导电部4s的沟道宽度方向的长度小于源极接触部的沟道宽度方向的长度。
[0129]
＜有源矩阵基板101的制造方法＞接下来，参照附图，对本实施方式的有源矩阵基板101的制造方法的一个例子进行说明。
[0130]
图5a～图5k是用于对有源矩阵基板101的制造方法进行说明的示意图的工序剖面图。
[0131]
·
step1：下部金属层lm的形成(图5a)在基板1上，例如通过溅射法，形成源极用导电膜(厚度：例如50nm以上且500nm以下)。接下来，通过公知的光刻工艺，进行源极用导电膜的图案化。此处，通过在源极用导电膜上形成抗蚀剂膜，并使用第一光掩模对抗蚀剂膜进行曝光，从而形成第一抗蚀层(未图示)。将第一抗蚀层作为掩模，进行源极用导电膜的蚀刻(例如湿式蚀刻)。
[0132]
这样，如图5a所示，形成包括源极总线sl、源电极se以及tft的遮光层3的下部金属层lm。
[0133]
作为基板1，能够使用透明且具有绝缘性的基板例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
[0134]
源极用导电膜的材料没有特别限定，能够适当地使用铝(al)、钨(w)、钼(mo)、钽(ta)、铬(cr)、钛(ti)、铜(cu)等金属或者其合金、或者包含其金属氮化物的膜。另外，也可以使用将这多个膜层叠的层叠膜。
[0135]
此处，作为源极用导电膜，使用包含cu或者al的金属膜(包含合金膜)的单层膜。也可以取代于此，而使用将包含cu或者al的金属膜作为最上层的层叠膜。如前述那样，在本实施方式中，即便在cu膜或者al膜上没有设置ti膜等欧姆导电膜，也能够减少源电极se与氧化物半导体之间的接触电阻。
[0136]
·
step2：下部绝缘层5的形成(图5b)接下来，如图5b所示，以覆盖下部金属层lm的方式形成下部绝缘层5(厚度：例如200nm以上且600nm以下)。此后，通过公知的光刻工艺，进行下部绝缘层5的图案化。由此，在各像素区域中，形成使源电极se(或者源极总线sl)的表面的一部分3s露出的源极用开口部5s。
[0137]
下部绝缘层5例如由cvd法形成。作为下部绝缘层5，能够适当地使用氧化硅(siox)层、氮化硅(sinx)层、氧化氮化硅(sioxny；x＞y)层、氮化氧化硅(sinxoy；x＞y)层等。下部
绝缘层5也可以是单层，也可以具有层叠构造。例如，也可以是，在基板侧(下层)，为了防止来自基板1的杂质等的扩散而形成氮化硅(sinx)层、氮化氧化硅层等，在其上方的层(上层)，为了确保绝缘性而形成氧化硅(sio2)层，形成氧化氮化硅层等。此处，作为下部绝缘层5，例如使用cvd法形成氧化硅(sio2)层(厚度：例如350nm)。或者，也可以是，作为下部绝缘层5，形成将氮化硅(sinx)层(厚度：50～600nm)作为下层且将氧化硅(sio2)层(厚度：50～600nm)作为上层的层叠膜。若作为下部绝缘层5(在下部绝缘层5具有层叠构造的情况下，作为其最上层)而使用氧化硅膜等氧化物膜，则能够通过氧化物膜减少后面形成的氧化物半导体层的沟道区域所产生的氧化缺损，因此能够抑制沟道区域的低电阻化。
[0138]
也可以是，在形成了下部绝缘层5后，在下部绝缘层5的图案化前，为了提高下部绝缘层5的可靠性而进行退火处理。退火处理例如在大气中以200～450℃的温度进行。
[0139]
如前述那样，在该工序中，有时在下部绝缘层5的图案化时，源电极se的表面3s受到损伤。另外，在使用氧化膜作为下部绝缘层5的情况下，有时下部金属层lm的表面由于氧化膜的氧而受到损伤。
[0140]
·
step3：欧姆层om的形成(图5c)接下来，在下部绝缘层5上以及源极用开口部5s内形成欧姆导电膜，进行欧姆导电膜的图案化。由此，如图5c所示，得到欧姆层om，上述欧姆层om包括在源极用开口部5s内与源电极se(或者源极总线sl)的露出表面3s接触的第一欧姆导电部4s以及位于在后面的工序中形成了像素接触孔的区域的第二欧姆导电部4d。
[0141]
欧姆导电膜也可以是容易与氧化物半导体(例如in-ga-zn-o系半导体)形成欧姆接合的金属膜(厚度：例如10nm以上且80nm以下)。作为这样的金属膜，可举出ti膜、mo膜、ta膜、w膜等。特别是，可适当地使用有利于从氧化物半导体层7取出电子的ti膜或者mo膜。金属膜例如通过溅射法形成。或者，作为欧姆导电膜，也可以使用铟锡氧化物(ito)膜、铟锌氧化物(in-zn-o)膜、氧化锌(zno)膜、氧化锡(sno2)膜等金属氧化物膜(厚度：例如10nm以上且100nm以下)。金属氧化物膜也可以例如通过溅射法形成。
[0142]
·
step4：氧化物半导体层7的形成(图5d)接着，在下部绝缘层5以及欧姆层om上形成氧化物半导体膜(厚度：例如15nm以上且200nm以下)。此后，也可以进行氧化物半导体膜的退火处理。接着，通过公知的光刻工艺进行氧化物半导体膜的图案化。由此，如图5d所示，得到成为tft20的有源层的氧化物半导体层7。氧化物半导体层7与第一欧姆导电部4s以及第二欧姆导电部4d直接接触。氧化物半导体层7也可以覆盖第一欧姆导电部4s的整体以及第二欧姆导电部4d的整体。
[0143]
氧化物半导体膜例如可通过溅射法形成。此处，作为氧化物半导体膜，形成包含in、ga以及zn的in-ga-zn-o系半导体膜(厚度：50nm)膜。
[0144]
也可以通过基于例如包含磷酸、硝酸以及乙酸的pan系蚀刻液的湿式蚀刻进行氧化物半导体膜的图案化。或者，也可以使用草酸系蚀刻液等其他蚀刻液进行。
[0145]
·
step5：栅极绝缘层9以及栅极金属层gm的形成(图5e)接下来，如图5e所示，在氧化物半导体层7上形成栅极绝缘层9以及栅极金属层gm。
[0146]
首先，以覆盖氧化物半导体层7的方式依次形成栅极绝缘膜(厚度：例如80nm以上且250nm以下)以及栅极用导电膜(厚度：例如50nm以上且500nm以下)。此后，通过利用公知的光刻工艺进行栅极用导电膜的图案化，从而形成包含栅极总线gl、栅电极ge等的栅极金
属层gm。接下来，使用与栅极用导电膜的图案化相同的抗蚀掩模(或者将栅极金属层gm作为掩模)进行栅极绝缘膜以及栅极用导电膜的图案化，形成栅极绝缘层9。根据该方法，在从基板1的法线方向观察时，栅电极ge的侧面与栅极绝缘层9的侧面对齐。
[0147]
也可以取代上述的方法，首先以覆盖氧化物半导体层7的方式形成栅极绝缘膜，使栅极绝缘膜图案化而形成栅极绝缘层9。接下来，也可以以覆盖栅极绝缘层9的方式形成栅极用导电膜，使栅极用导电膜图案化而形成栅极金属层gm。
[0148]
作为栅极绝缘膜，能够使用与下部绝缘层5相同的绝缘膜(作为下部绝缘层5而例示出的绝缘膜)。此处，作为栅极绝缘膜，形成氧化硅(sio2)层。作为绝缘膜，若使用氧化硅膜等氧化物膜，则能够通过氧化物膜减少氧化物半导体层7的沟道区域所产生的氧化缺损，因此能够抑制沟道区域7c的低电阻化。
[0149]
作为栅极用导电膜，例如能够使用钼(mo)、钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)等金属或者它们的合金。栅极用导电膜也可以具有包括由不同的导电材料形成的多个层的层叠构造。
[0150]
·
step6：低电阻化处理以及层间绝缘层10的形成(图5f)接着，进行氧化物半导体层7的低电阻化处理。作为低电阻化处理，例如也可以进行等离子体处理。由此，如图5f所示，在从基板1的主面的法线方向观察时，氧化物半导体层7中的与栅极总线gl和栅极绝缘层9均不重叠的区域成为比与它们重叠的区域(此处成为沟道的区域)电阻率低的低电阻区域。低电阻区域也可以是导电体区域(例如薄层电阻：200ω以下)。这样，得到包括作为低电阻区域的第一区域7s以及第二区域7d、没有被低电阻化而作为半导体区域而残留的沟道区域7c的氧化物半导体层7。
[0151]
在低电阻化处理(等离子体处理)中，也可以将氧化物半导体层7中的没有由栅极总线gl或者栅极绝缘层9覆盖的部分暴露于包含还原性等离子体或者掺杂元素的等离子体(例如氩等离子体)。由此，在氧化物半导体层7中的露出的部分的表面附近处电阻降低，成为低电阻区域。氧化物半导体层7中的由栅极总线gl或者栅极绝缘层9覆盖的部分作为半导体区域而残留。此外，低电阻化处理的方法以及条件等记载于例如日本特开2008-40343号公报。为了参考，将日本特开2008-40343号公报的公开内容的全部引用于本说明书。
[0152]
接下来，形成覆盖氧化物半导体层7、栅极绝缘层9以及栅电极ge的层间绝缘层10。此后，例如通过干式蚀刻在层间绝缘层10形成使氧化物半导体层7的第二区域7d的一部分露出的漏极用开口部10p。
[0153]
作为层间绝缘层10，能够使氧化硅膜、氮化硅膜、氧化氮化硅膜、氮化氧化硅膜等无机绝缘层单层或者层叠而形成。无机绝缘层的厚度也可以为100nm以上且500nm以下。若使用使氮化硅膜等氧化物半导体还原的绝缘膜形成层间绝缘层10，则能够将氧化物半导体层7中的与层间绝缘层10接触的区域(此处低电阻区域)的电阻率维持得较低，因此优选。此处，作为层间绝缘层10，例如通过cvd法形成sinx层(厚度：300nm)。
[0154]
在作为层间绝缘层10而使用可还原氧化物半导体的绝缘层(例如氮化硅层等供给氢的层)的情况下，即便不进行上述的低电阻化处理，也能够使氧化物半导体层7中的与层间绝缘层10接触的部分比不接触的部分低电阻化。
[0155]
·
step7：漏极金属层dm的形成(图5g)接下来，在层间绝缘层10上形成漏极用导电膜(厚度：例如50nm以上且500nm以下)，进
行漏极用导电膜的图案化。由此，如图5g所示，形成包含漏电极de的漏极金属层dm。漏电极de配置在层间绝缘层10上以及漏极用开口部10p内，且在漏极用开口部10p内与氧化物半导体层7的第二区域7d接触。此处，在从基板1的法线方向观察时，漏电极de配置为至少局部与第二欧姆导电部4d重叠。
[0156]
作为漏极用导电膜，例如能够使用以从铝(al)、铬(cr)、铜(cu)、钽(ta)、钛(ti)、钼(mo)或钨(w)选出的元素或者以这些元素作为成分的合金等。例如，也可以具有钛膜-铝膜-钛膜的3层构造、钼膜-铝膜-钼膜等的3层构造等。此外，漏极用导电膜不局限于3层构造，也可以具有单层、或者两层构造、或者4层以上的层叠构造。此处，使用将ti膜(厚度：15～70nm)作为下层且将cu膜(厚度：200～400nm)作为上层的层叠膜。
[0157]
·
step8：无机绝缘层11以及有机绝缘层12的形成(图5h)接下来，如图5h所示，以覆盖层间绝缘层10以及漏极金属层dm的方式形成上部绝缘层13。此处，作为上部绝缘层13，依次形成无机绝缘层11(厚度：例如100nm以上且500nm以下)以及有机绝缘层12(厚度：例如1～3μm，优选为2～3μm)。也可以将有机绝缘层12中的位于非显示区域的部分整体除去。此外，也可以不形成有机绝缘层12。
[0158]
作为无机绝缘层11，能够使用与层间绝缘层10相同的无机绝缘膜(作为层间绝缘层10而例示出的绝缘膜)。此处，作为无机绝缘层11，例如通过cvd法形成sinx层(厚度：300nm)。有机绝缘层12例如也可以是包括感光性树脂材料的有机绝缘膜(例如丙烯酸系树脂膜)。
[0159]
此后，进行有机绝缘层12的图案化。由此，在各像素区域pix中，在有机绝缘层12形成使无机绝缘层11的一部分露出的开口部12p。在从基板1的法线方向观察时，开口部12p配置为与漏电极de重叠。此后，将有机绝缘层12作为掩模进行无机绝缘层11的蚀刻，在无机绝缘层11设置使漏电极de露出的开口部11p。
[0160]
此外，虽未图示，但也可以将无机绝缘层11的蚀刻与后述的电介质层17的蚀刻同时进行。由此，在通过无机绝缘层11保护了漏电极de的表面的状态下，能够形成共用电极ce以及电介质层17。
[0161]
·
step9：共用电极ce的形成(图5i)接着，如图5i所示，在上部绝缘层13上形成共用电极ce。
[0162]
首先，在上部绝缘层13上以及开口部12p、11p内形成未图示的第一透明导电膜(厚度：20～300nm)。此处，例如，通过溅射法，作为第二透明导电膜而形成铟-锌氧化物膜。作为第一透明导电膜的材料，能够使用铟-锡氧化物(ito)、铟-锌氧化物、zno等金属氧化物。此后，进行第一透明导电膜的图案化。在图案化中，例如，也可以使用草酸系蚀刻液进行湿式蚀刻。由此，得到共用电极ce。也可以是，共用电极ce例如除了形成有像素接触孔chp的像素接触孔形成区域以外，还遍及显示区域的大致整体而配置。
[0163]
·
step10：电介质层17的形成(图5j)接下来，如图5j所示，以覆盖共用电极ce的方式形成电介质层(厚度：50～500nm)17，进行电介质层17以及无机绝缘层11的图案化。
[0164]
电介质层17在像素区域pix中形成于有机绝缘层12以及共用电极ce上以及开口部12p、11p内。电介质层17的材料也可以与作为无机绝缘层11的材料而例示出的材料相同。此处，作为电介质层17，例如通过cvd法形成sin膜。
[0165]
此后，通过公知的光刻工艺，进行电介质层17的蚀刻，形成开口部17p。在从基板1的法线方向观察时，开口部17p只要至少局部与开口部12p、11p重叠即可。由此，在像素区域形成有使氧化物半导体层7的第二区域7d的一部分露出的像素接触孔chp。像素接触孔chp由形成于无机绝缘层11的开口部11p、有机绝缘层12的开口部12p以及电介质层17的开口部17p构成。
[0166]
·
step11：像素电极pe的形成(图5k)接下来，在电介质层17上以及像素接触孔chp内形成未图示的第二透明导电膜(厚度：20～300nm)，进行第二透明导电膜的图案化。由此，如图5k所示，在各像素区域形成像素电极pe。第二透明导电膜的材料也可以与作为第一透明导电膜的材料而例示出的材料相同。此处，例如使用草酸系蚀刻液进行第二透明导电膜的湿式蚀刻。像素电极pe形成于电介质层17上以及像素接触孔chp内，并在像素接触孔chp内与第二区域7d接触。这样，制造有源矩阵基板101。
[0167]
＜其他有源矩阵基板＞本实施方式的有源矩阵基板的构造不限定于图2a～图4b所例示的构造。本实施方式的有源矩阵基板只要具有利用了欧姆层om的源极接触部即可，如以下所例示的那样能够进行各种变更的图6a以及图6b分别是例示其他有源矩阵基板104的像素区域的剖视图。
[0168]
有源矩阵基板104在不具有漏电极de以及层间绝缘层10这点上与第一实施方式的有源矩阵基板101不同。
[0169]
在有源矩阵基板104中，以覆盖氧化物半导体层7、栅极金属层gm以及tft20的方式形成有上部绝缘层13。像素电极pe在形成于上部绝缘层13以及电介质层17的像素接触孔chp内与氧化物半导体层7的第二区域7d直接接触。
[0170]
有源矩阵基板104也可以不具有漏极金属层dm。通过减少漏极金属层dm，能够减少光掩模的使用数量，因此能够减少制造成本。
[0171]
此外，也可以如图6c所例示的那样，在形成像素接触孔chp时，在氧化物半导体层7也形成开口部7p而使第二欧姆导电部4d的表面露出。在这种情况下，也可以是，像素电极pe配置为在像素接触孔chp内与第二欧姆导电部4d的露出表面直接接触。由此，可得到更稳定且低电阻的源极接触部。
[0172]
图7是例示又一其他有源矩阵基板105的像素区域的剖视图。
[0173]
在作为用于形成欧姆层om的欧姆导电膜而使用透明导电膜(例如透明的金属氧化物膜)的情况下，也可以如图7所示，在欧姆层om内形成像素电极pe。像素电极pe配置在下部绝缘层5上。像素电极pe的一部分位于下部绝缘层5与氧化物半导体层7之间，并与氧化物半导体层7的第二区域7d的下表面接触。共用电极ce配置在上部绝缘层13上。此处，作为上部绝缘层13，例如使用氮化硅(sinx)层(厚度：例如200nm以上且800nm以下)。
[0174]
根据图7所示的结构，不需要在共用电极ce上设置电介质层以及透明电极层。因此，能够将光掩模数减少两个，因此能够减少制造成本。
[0175]
＜使用了欧姆层om的布线＞本实施方式的有源矩阵基板也可以例如在非显示区域中具有利用欧姆层om而形成的布线(电极或者布线)。这样的布线也可以仅由欧姆层om形成，也可以具有与其他金属层(下部金属层lm、栅极金属层gm、漏极金属层dm等)一起的冗余构造。
[0176]
利用了欧姆层om的布线例如可在以单片形成于非显示区域的栅极驱动器电路中使用。以下，参照附图，对包括利用了欧姆层om的布线的栅极驱动器电路的一个例子进行说明。
[0177]
·
栅极驱动器的电路结构首先，对形成于有源矩阵基板101的栅极驱动器gd的电路结构以及动作进行说明。栅极驱动器gd包括移位寄存器。移位寄存器包括多级连接的多个单位电路。
[0178]
图8是例示构成栅极驱动器(单片栅极驱动器)gd的移位寄存器电路的图。
[0179]
移位寄存器电路具有多个单位电路sr1～srn。各级的单位电路srk(k是1≤k≤n的自然数)具备：输入设置信号set的设置端子、输出输出信号gout的输出端子、输入重置信号reset的重置端子、输入low电源电位vss的low电源输入端子以及输入时钟信号clk1、clk2的时钟输入端子。在单位电路srk(k≥2)中，在设置端子输入有前级的单位电路srk-1的输出信号goutk-1。在初级的单位电路sr1的设置端子输入有栅极开始脉冲信号gsp。在各级的单位电路srk(k≥1)中，输出端子对配置在显示区域的对应的扫描信号线输出输出信号goutk。在单位电路srk(k≤n-1)的重置端子输入有次级的单位电路srk+1的输出信号goutk+1。在最终级的单位电路srn的重置端子输入有清除信号clr。
[0180]
图9是表示单位电路srk的一个例子的图。
[0181]
单位电路srk例如具备5个n沟道型薄膜晶体管t1～t5以及电容部cap。
[0182]
t1是输入晶体管。t1的栅极以及漏极与设置端子连接，t1的源极与t5的栅极连接。t5是输出晶体管。t5的漏极与时钟输入端子连接，源极与输出端子连接。即，t5作为传输栅极而进行向时钟输入端子输入的时钟信号clk1的通过以及切断。
[0183]
电容部cap连接于作为输出晶体管的t5的栅极与源极之间。在本说明书中，将连接于t5的栅极的节点称为“节点neta”，将连接于输出端子的节点称为“节点gout”。电容部cap的一方的电极与t5的栅极以及节点neta连接，另一方的电极与t5的源极以及节点gout连接。
[0184]
t3配置在low电源输入端子与节点neta之间。t3是用于使节点neta的电位降低的下拉晶体管。t3的栅极与重置端子连接，漏极与节点neta连接，源极与low电源输入端子连接。将与下拉晶体管(此处t3)的栅极连接的节点称为“节点netb”。
[0185]
t2、t4与节点gout连接。t4的栅极与重置端子连接，漏极与输出端子连接，源极与low电源输入端子连接。t2的栅极与时钟信号clk2的输入端子连接，漏极与节点gout连接，源极与low电源输入端子连接。
[0186]
·
电路布局图10a是例示本实施方式的栅极驱动器gd的一部分的俯视图，且示出一个单位电路的两个tft110、120。tft120例如相当于图9的输出晶体管t5，tft121例如相当于图9所示的晶体管t3。
[0187]
tft110、120例如是将氧化物半导体层作为有源层的顶栅型的氧化物半导体tft。tft110、120分别具有氧化物半导体层(未图示)、栅电极布线113、123、第一电极布线111、121以及第二电极布线112、122。此处，将包含作为各tft的电极发挥功能的部分的布线称为“电极布线”。“栅电极布线”是包含栅电极的布线，“第一电极布线”是包含tft的源电极以及漏电极中的一方的电极的布线，“第二电极布线”是包含源电极以及漏电极中的另一方的电
极的布线。
[0188]
tft110的栅电极布线113以及tft120的栅电极布线123例如形成于栅极金属层gm内。另外，tft110的第一电极布线111以及第二电极布线112中的一方形成于欧姆层om内，另一方形成于下部金属层lm内。针对tft120也相同，第一电极布线121和第二电极布线122形成于不同层。在该例中，tft110的第一电极布线111形成于欧姆层om内，第二电极布线112形成于下部金属层lm内。另外，tft120的第一电极布线121形成于下部金属层lm内，第二电极布线122形成于欧姆层om内。
[0189]
图10b是沿着图10a所示的xb-xb’线的tft110的剖视图。
[0190]
tft110具备：第二电极布线112，其形成于下部金属层lm内；下部绝缘层5，其以覆盖第二电极布线112的方式延设；第一电极布线111，其形成于欧姆层om内，并且配置在下部绝缘层5上；氧化物半导体层117，其配置在第一电极布线111上以及下部绝缘层5上；以及栅电极布线113，其经由栅极绝缘层109而配置在氧化物半导体层117上。
[0191]
氧化物半导体层117包括沟道区域117c和分别位于其两侧的第一区域117a以及第二区域117b。第一区域117a配置为与第一电极布线111直接接触，由此，与第一电极布线111电连接。氧化物半导体层117的第二区域117b在形成于下部绝缘层5的开口部152内与第二电极布线112电连接。
[0192]
在图示的例子中，氧化物半导体层117经由形成于开口部152内的欧姆导电部142而与第二电极布线112连接。欧姆导电部142是形成于欧姆层om内的岛状部，且与第一电极布线111电分离。欧姆导电部142与通过开口部152而露出的第二电极布线112的表面直接接触。氧化物半导体层117的第二区域117b与欧姆导电部142的上表面直接接触。换句话说，具有与参照图2b而前述的源极接触部相同的结构。此外，为了进一步减少电路面积，也可以不设置欧姆导电部142，而在开口部152内，将氧化物半导体层117和第二电极布线112配置为直接接触。
[0193]
此外，此处，以tft110为例子进行了说明，但tft120、或者构成电路的其他tft也可具有相同的结构。
[0194]
以往，构成栅极驱动器电路的各tft的第一电极布线以及第二电极布线均形成于相同的金属层(例如与源极总线相同的下部金属层lm)内。因此，为了可靠地使第一电极布线和第二电极布线分离，需要在这些布线间设置足够的间隔。另外，根据电路的布局的不同，有时两个tft的电极布线相互邻接配置，并且具有沿相同的方向延伸的部分，在这种情况下，也将这些布线充分分离地配置。
[0195]
相对于此，在本实施方式中，将tft110的第一电极布线111以及第二电极布线112的一方形成于下部金属层lm内，将另一方形成于欧姆层om内。能够将这些电极布线形成于不同的金属层内，因此能够减小tft110的第一电极布线111以及第二电极布线112的间隔，从而能够减少tft110所需要的面积。针对tft120也相同。
[0196]
另外，如图示那样，tft110以及tft120的第一电极布线111、121相互邻接地配置，并且具有沿相同的方向延伸的部分。因此，也可以将这些电极布线的一方(此处tft110的第一电极布线111)形成于欧姆层om内，将另一方形成于下部金属层lm内。与将两个布线形成于相同的金属层的情况相比，能够减小这些的布线间的距离。也可以将一方的布线配置为与另一方的布线局部或者整体重叠。由此，能够进一步减少电路面积。
[0197]
＜针对氧化物半导体＞氧化物半导体层7所含的氧化物半导体也可以是非晶体氧化物半导体，也可以是具有结晶部分的结晶氧化物半导体。作为结晶氧化物半导体，可举出多晶氧化物半导体、微结晶氧化物半导体、c轴与层面大体垂直地取向的结晶氧化物半导体等。
[0198]
氧化物半导体层7也可以具有两层以上的层叠构造。在氧化物半导体层7具有层叠构造的情况下，氧化物半导体层7也可以包含非晶氧化物半导体层和结晶氧化物半导体层。或者，还可以包含结晶构造不同的多个结晶氧化物半导体层。另外，也可以包含多个非晶氧化物半导体层。在氧化物半导体层7具有包含上层和下层的两层构造的情况下，两层中的位于栅电极侧的层(若是底栅型则为下层，若是顶栅型则为上层)所含的氧化物半导体的能隙也可以小于位于与栅电极相反一侧的层(若是底栅型则为上层，若是顶栅型则为下层)所含的氧化物半导体的能隙。但是，在这些层的能隙之差比较小的情况下，位于栅电极侧的层的氧化物半导体的能隙也可以大于位于与栅电极相反一侧的层的氧化物半导体的能隙。
[0199]
非晶氧化物半导体以及上述的各结晶氧化物半导体的材料、构造、成膜方法、具有层叠构造的氧化物半导体层的结构等记载于例如日本特开2014-007399号公报。为了参考，将日本特开2014-007399号公报的公开内容全部引用于本说明书。
[0200]
氧化物半导体层7也可以包括例如in、ga以及zn中的至少一种金属元素。在本实施方式中，氧化物半导体层7例如包括in-ga-zn-o系半导体(例如铟镓锌氧化物)。此处，in-ga-zn-o系半导体是in(铟)、ga(镓)、zn(锌)的三元氧化物，且in、ga以及zn的比例(组成比)没有特别限定，包括例如in：ga：zn＝2：2：1、in：ga：zn＝1：1：1、in：ga：zn＝1：1：2等。这样的氧化物半导体层7可由包含in-ga-zn-o系半导体的氧化物半导体膜形成。
[0201]
in-ga-zn-o系半导体可以是非晶体，也可以是结晶质。作为结晶in-ga-zn-o系半导体，优选c轴与层面大体垂直地取向的结晶in-ga-zn-o系半导体。
[0202]
此外，结晶in-ga-zn-o系的半导体的结晶构造例如公开于上述的日本特开2014-007399号公报、日本特开2012-134475号公报、日本特开2014-209727号公报等。为了参考，将日本特开2012-134475号公报以及日本特开2014-209727号公报的公开内容全部引用于本说明书。具有in-ga-zn-o系氧化物半导体层的tft具有高迁移率(与a-sitft相比而言超过20倍)以及低泄漏电流(与a-sitft相比而言不足百分之一)，因此可作为驱动tft(例如，在包括多个像素的显示区域的周边，与显示区域相同的基板上设置的驱动电路所含的tft)以及像素tft(设置于像素的tft)而适宜使用。
[0203]
氧化物半导体层7也可以取代in-ga-zn-o系半导体而包括其他氧化物半导体。例如也可以包括in-sn-zn-o系半导体(例如in2o
3-sno
2-zno；insnzno)。in-sn-zn-o系半导体是in(铟)、sn(锡)以及zn(锌)的三元氧化物。或者，氧化物半导体层7也可以包含in-al-zn-o系半导体、in-al-sn-zn-o系半导体、zn-o系半导体、in-zn-o系半导体、zn-ti-o系半导体、cd-ge-o系半导体、cd-pb-o系半导体、cdo(氧化镉)、mg-zn-o系半导体、in-ga-sn-o系半导体、in-ga-o系半导体、zr-in-zn-o系半导体、hf-in-zn-o系半导体、al-ga-zn-o系半导体、ga-zn-o系半导体、in-ga-zn-sn-o系半导体等。