半导体器件及其形成方法与流程

本申请的实施例涉及半导体器件及其形成方法。

背景技术：

在深亚微米集成电路技术中，嵌入式静态随机存取存储器(sram)器件已成为高速通信、图像处理和片上系统(soc)产品的流行存储单元。微处理器和soc中嵌入式sram的数量不断增加，以满足每一代新技术的性能要求。随着硅技术不断从一代扩展到下一代，寄生效应可能越来越多地影响sram器件的性能。例如，随着半导体部件尺寸的继续缩小，寄生电阻可能成为更大的因素，这可能会降低sram单元的最小工作电压(vmin)。这可能会导致低于标准的sram性能，甚至导致器件故障。

因此，尽管现有的sram器件对于它们预期的目的通常已经足够，但是它们不是在每个方面都已完全令人满意。

技术实现要素：

本申请的一些实施例提供了一种半导体器件，包括：鳍结构；源极/漏极区域，形成在所述鳍结构上；第一栅极结构，设置在所述鳍结构上方；以及源极/漏极接触件，设置在所述源极/漏极区域上方，其中，所述源极/漏极接触件具有至少部分地在所述第一栅极结构上方突出的突出段，其中，所述源极/漏极接触件将所述源极/漏极区域和所述第一栅极结构电耦接在一起。

本申请的另一些实施例提供了一种半导体器件，包括：鳍结构，包含半导体材料；源极/漏极，形成在所述鳍结构上；栅极，形成在所述鳍结构上方；以及源极/漏极接触件，物理连接至所述源极/漏极和所述栅极，其中，所述源极/漏极接触件具有非对称轮廓。

本发明的又一些实施例提供了一种形成半导体器件的方法，包括：提供半导体器件，包括：鳍结构、形成在所述鳍结构上的源极/漏极区域、至少部分地包裹所述鳍结构的栅极结构以及形成在所述源极/漏极区域上方和所述栅极结构上方的介电材料；对所述半导体器件实施蚀刻工艺，其中，所述蚀刻工艺形成延伸穿过所述介电材料并且至少部分地暴露所述源极/漏极区域和所述栅极结构的开口；以及用导电材料填充所述开口，以将所述栅极结构和所述源极/漏极区域电耦接在一起。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调，所附附图仅示出了本发明的典型实施例，并且因此不应视为对本发明范围的限制，因为本发明可以同样较好地应用于其它实施例。

图1示出了根据本发明实施例的用于1位sram单元的电路示意图。

图2示出了根据本发明实施例的finfet器件的三维立体图。

图3示出了根据本发明实施例的sram单元阵列的部分的顶视图布局。

图3a示出了根据本发明另一实施例的sram单元阵列的部分的顶视图布局。

图4至图13示出了根据本发明实施例的处于制造的各个阶段的sram单元阵列的部分的一系列截面侧视图。

图14示出了根据本发明实施例的集成电路制造系统。

图15示出了根据本发明实施例的制造半导体器件的流程。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而在此使用的空间相对描述符可以同样地作出相应的解释。

更进一步地，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖包括所述数值在内的合理范围内的数值，诸如在数值的+/-10％以内或本领域技术人员理解的其它值之内。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本发明内容针对但不限于静态随机存取存储器(sram)器件。sram器件是一种半导体存储器，使用双稳态锁存电路(例如，触发器)来存储信息的二进制位。图1示出了单端口sram单元(例如，1位sram单元)5的示例性电路示意图。单端口sram单元5包括上拉晶体管pu1、pu2；下拉晶体管pd1、pd2；以及传输门晶体管pg1、pg2。如电路图所示，晶体管pu1和pu2是p型晶体管，诸如以上讨论的p型finfet，而晶体管pg1、pg2、pd1和pd2是上面讨论的n型finfet。由于在图示的实施例中sram单元5包括六个晶体管，所以它也可以称为6tsram单元。

上拉晶体管pu1和下拉晶体管pd1的漏极耦接在一起，而上拉晶体管pu2和下拉晶体管pd2的漏极耦接在一起。晶体管pu1和pd1与晶体管pu2和pd2交叉耦合以形成第一数据锁存器。晶体管pu2和pd2的栅极耦接在一起并且耦接至晶体管pu1和pd1的漏极，以形成第一存储节点sn1，并且晶体管pu1和pd1的栅极耦接在一起并且耦接至晶体管pu2和pd2的漏极，以形成互补的第一存储节点snb1。上拉晶体管pu1和pu2的源极耦接至电源电压vcc(也称为vdd)，并且下拉晶体管pd1和pd2的源极耦接至电压vss，在一些实施例中，它可以是电接地的。

第一数据锁存器的第一存储节点sn1通过传输门晶体管pg1耦接至位线bl，而互补的第一存储节点snb1通过传输门晶体管pg2耦接至互补位线blb。第一存储节点n1和互补的第一存储节点snb1是互补节点，其通常处于相反的逻辑电平(逻辑高或逻辑低)。传输门晶体管pg1和pg2的栅极耦接至字线wl。

诸如sram单元5的sram器件可以使用“平面”晶体管器件和/或finfet器件来实施。就这一点而言，finfet器件是鳍式场效应晶体管器件，近来在半导体工业中越来越受欢迎。与常规金属氧化物半导体场效应晶体管(mosfet)器件(例如，“平面”晶体管器件)相比，finfet器件具有若干优势。这些优势可能包括更好的芯片面积效率、更高的载流子迁移率以及与平面器件的制造工艺兼容的制造工艺。因此，可能期望设计针对部分或整个ic芯片使用finfet器件的集成电路(ic)芯片。

finfet器件可以是互补金属氧化物半导体(cmos)器件，包括p型金属氧化物半导体(pmos)finfet器件和n型金属氧化物半导体(nmos)finfet器件。应该理解，可以使用finfet器件作为实例来讨论以下公开的一些方面，但是应该理解，除了具体要求保护的以外，本申请不限于finfet器件。

参考图2，示出了示例性finfet器件10的立体图。finfet器件结构10包括n型finfet器件结构(nmos)15和p型finfet器件结构(pmos)25。finfet器件结构10包括衬底102。衬底102可以由硅或其它半导体材料制成。可选地或额外地，衬底102可以包括其它元素半导体材料，诸如锗。在一些实施例中，衬底102由化合物半导体制成，诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102可以包括位于体半导体上面的外延层。

finfet器件结构10还包括一个或多个在z方向上从衬底102延伸并且在y方向上被间隔件105围绕的鳍结构104(例如，si鳍)。鳍结构104在x方向上延展，并且可以可选地包括锗(ge)。鳍结构104可以通过使用诸如光刻和蚀刻工艺的适当的工艺来形成。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构104。在一些其它实施例中，鳍结构104可以通过多个图案化光刻工艺形成，诸如双重图案化光刻(dpl)工艺。dpl是通过将图案分成两个交错的图案来在衬底上构造图案的方法。dpl允许提高部件(例如，鳍)的密度。鳍结构104还包括外延生长材料12，可以(与鳍结构104的部分一起)用作finfet器件结构10的源极/漏极。

诸如浅沟槽隔离(sti)结构的隔离结构108形成为围绕鳍结构104。在一些实施例中，鳍结构104的下部由隔离结构108围绕，并且鳍结构104的上部从隔离结构108突出，如图2所示。换句话说，鳍结构104的部分嵌入隔离结构108中。隔离结构108防止电干扰或串扰。

finfet器件结构10还包括栅极堆叠结构，包括栅电极110和位于栅电极110下方的栅极介电层(未示出)。栅电极110可以包括多晶硅或金属。金属包括氮化钽(tan)、镍硅(nisi)、钴硅(cosi)、钼(mo)、铜(cu)、钨(w)、铝(al)、钴(co)、锆(zr)、铂(pt)或其它适用的材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极110。硬掩模层112和114可以用于限定栅电极110。介电层115也可以形成在栅电极110的侧壁上以及硬掩模层112和114上方。在至少一个实施例中，介电层115直接与栅电极110接触。

栅极介电层(在此未在图2中示出)可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。

在一些实施例中，栅极堆叠结构包括额外的层，诸如界面层、覆盖层、扩散/阻挡层或其它适用的层。在一些实施例中，栅极堆叠结构形成在鳍结构104的中央部分上方。在一些其它实施例中，多个栅极堆叠结构形成在鳍结构104上方。在一些其它实施例中，栅极堆叠结构包括伪栅极堆叠件，并且在实施高热预算工艺之后，稍后由金属栅极(mg)替换。

栅极堆叠结构通过沉积工艺、光刻工艺和蚀刻工艺形成。沉积工艺包括化学汽相沉积(cvd)、物理汽相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、镀、其它合适的方法和/或它们的组合。光刻工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。可选地，光刻工艺可以通过其它适当的方法来实现或替换，诸如无掩模光刻、电子束写入和离子束写入。

图3示出了根据本发明实施例的使用finfet实现的sram单元阵列200的部分的顶视图。图3的顶视图由x轴(仅横跨图2的x方向)和y轴(仅横跨图2的y方向)限定。注意，图3中的x轴是垂直轴，并且图3中的y轴是水平轴。还应注意，图3所示的顶视图可以对应于sram单元阵列200的理想化的顶视图。例如，图3所示的各个组件可以具有直边或被成形为矩形或多边形。在实际制造的器件中，图3中的组件可能具有更多的圆形、弯曲或其它非直边。在一些实施例中，图3的顶视图可以对应于用于形成sram单元阵列200的一个或多个光掩模上的图案的顶视图，因为光刻掩模上的图案比实际制造的器件上的图案确实具有更多的直边，并且更类似于矩形或多边形。在其它实施例中，图3的顶视图可以代表实际制造的sram单元阵列200的部分的顶视图，其理解为实际制造的sram单元阵列200的边缘和轮廓不是完全线性或直的。

sram单元阵列200包括多个sram单元，例如，诸如图1的sram单元5(例如，6tsram单元)的sram单元。sram单元阵列200可以至少部分地使用多个鳍结构来实现，诸如鳍结构210至215，每个可以是图2的鳍结构104的实施例。鳍结构210至215每个以延展方式在x方向上延伸。鳍结构210至215也可以被称为有源区域。晶体管的源极/漏极区域和/或沟道区域可以形成在鳍结构210至215上或作为鳍结构210至215的一部分。

sram单元阵列200还包括多个栅极结构，诸如栅极结构220至223，每个可实现为图2的栅极结构的实施例(取决于栅极结构是用于nfet还是用于pfet)。栅极结构220至223每个均可以包括高k栅极电介质和金属栅电极。换句话说，栅极结构220每个可以是hkmg结构。栅极结构220至223每个均可以包裹一个或多个鳍结构210至215，但是在图3的顶视图中，栅极结构220至223示出为在垂直于x方向的y方向上延伸，鳍结构210至215每个在x方向上延伸。

鳍结构210至215和栅极结构220至223可以形成晶体管。例如，在实施例中，sram单元5的上拉(pu)晶体管由n掺杂区域中的晶体管形成，而下拉(pd)晶体管和传输门(pg)晶体管由p掺杂区域中的晶体管形成。

应该理解，栅极结构220至223中的一些可以通过隔离结构彼此分隔开，也被称为金属切割栅极(cmg)结构。例如，栅极结构220和栅极结构221可能最初已经形成为单个连续的栅极结构，然后被cmg结构“分解”或“分离”。对于栅极结构222至223，可能同样如此。换句话说，cmg结构可以在y方向上设置在栅极结构220至221之间，而另一cmg结构可以在y方向上设置在栅极结构222至223之间。然而，出于简化的原因，在图3中未具体示出cmg结构。

sram单元阵列200包括多个源极/漏极接触件，诸如源极/漏极接触件240至247。源极/漏极接触件240至247形成在晶体管的源极/漏极区域上并且提供至晶体管的源极/漏极区域的电连接。源极/漏极接触件240至247主要在y方向上延伸。然而，源极/漏极接触件240至247的子集也可以具有在x方向上突出的突出段。例如，源极/漏极接触件243的大多数部分(例如，大于50％)在y方向上延伸，但是它也具有在x方向上突出的突出段243a，从而使得源极/漏极接触件243具有类似字符“l”的顶视图轮廓。类似地，大多数源极/漏极接触件244在y方向上延伸，但是它也具有在-x方向上突出的突出段244a。在顶视图中突出段243a至少部分地与栅极结构221重叠，并且在顶视图中突出段244a至少部分地与栅极结构222重叠。从下面讨论的sram单元阵列200的截面图中将更容易看出，突出段243a电连接至栅极结构221，而突出段244a电连接至栅极结构222。

源极/漏极接触件与突出段(诸如突出段243a和244a)的实施方式是本发明的独特方面。在常规sram单元阵列中，源极/漏极接触件仅在单个方向(例如，仅在y方向)上延伸而不具有突出段。这些源极/漏极接触件不用于提供至栅极结构的电连接。而且，常规sram单元阵列中的栅极结构和源极/漏极接触件可以使用形成在源极/漏极接触件和栅极结构上的对接接触件电连接在一起。换句话说，这种对接接触件的部分可以电连接至源极/漏极接触件，而这种对接接触件的另一部分可以电连接至栅极结构。

不幸的是，这些对接接触件的存在会限制在其上方形成的金属线的横向位置或尺寸。参考图4对此进行更清楚地说明，图4是sram单元阵列的部分的示意性局部截面侧视图，其中，该截面图沿图3的顶视图中的切割线a-a’截取。图4的截面图对应于由y方向(水平方向)和z方向(垂直方向)限定的平面。

如图4所示，源极/漏极接触件243和244设置在层间电介质(ild)260(也称为ild0层)中或由层间电介质(ild)260围绕。ild260围绕导电组件(诸如源极/漏极接触件243至244)，并且为导电组件提供电隔离。在一些实施例中，ild可以包括低k介电材料(例如，介电常数小于二氧化硅的介电常数(为约4)的介电材料)。作为非限制性实例，低k介电材料可包括多孔有机硅酸盐薄膜，诸如sioch、正硅酸乙酯(teos)氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(诸如硼磷硅酸盐玻璃(bpsg)的、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、氟掺杂的二氧化硅、碳掺杂的二氧化硅、多孔二氧化硅、多孔碳掺杂的二氧化硅、碳氮化硅(sicn)、碳氧化硅(sioc))、旋涂有机聚合物电介质、旋涂硅基聚合物电介质或它们的组合。

在ild260上方形成蚀刻停止层270。蚀刻停止层270和ild260可以具有不同的材料组成。另一ild280(也称为ild1层)设置在蚀刻停止层270上方。ild280可具有与ild260基本相似的材料组成。在常规sram单元阵列中，对接接触件(电互连源极/漏极接触件和栅极结构)可以嵌入ild280中。然而，在图4中可以看出，sram单元阵列200在ild280中缺少这种对接接触件。而且，突出源极/漏极接触件243至244提供了对接接触件的功能。

在ild280上方形成多层互连(mli)结构。mli结构可以形成在衬底上方，并且可以包括多个图案化的介电层和导电层，在半导体器件(例如，sram单元阵列200)的各个微电子组件之间提供互连(例如，引线)。例如，mli结构可以包括多个导电组件，例如接触件、通孔或金属线。金属线可以设置在垂直堆叠在彼此上方的多个金属层中，并且通孔用于将来自不同层的金属线电互连在一起。金属线和通孔可以提供至诸如栅极、源极和/或漏极的晶体管组件的电连接。导电组件可以包含导电材料，诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合。可选地，导电组件可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。为简单起见，在图4中示出了mli结构的金属层300(也称为m0层)，然而在图4中省略了金属层300之上的其它金属层。

作为实例，金属层300包括多个金属线310至314。金属线310至314每个均以延展方式在图2至图3的x方向上延伸。换句话说，金属线310至314中的每个沿垂直于y-z平面延伸。金属线310至314中的一些可以用作sram单元阵列200的信号线。例如，金属线311和313可以用作sram单元阵列200的位线(bl)或反相位线(blb)(见图1)。金属线311和313每个可以连续地延伸穿过多个sram单元。作为导电体，理想地，金属线311和313应具有基本上为零的电阻。然而，在现实世界的器件中，金属线311和金属线313中的每个都可能产生寄生电阻，该寄生电阻是它大小(例如，在x方向上的长度和在y方向上的宽度)的函数。例如，随着金属线311或313的宽度(例如，在y方向上测量的横向尺寸)减小，寄生电阻可能增大。在大于5纳米技术一代的旧技术一代中，由于金属线的尺寸可能足够大，所以这种寄生电阻在某种程度上可以忽略不计。

然而，随着器件尺寸缩小趋势继续缩小微电子组件的尺寸(例如，包括金属线311和313的尺寸)，金属线311或313的寄生电阻可能上升至不再可忽略的水平，但是会大大降低半导体器件的性能。例如，根据欧姆定律，电阻器两端的电压降等于流经电阻器的电流乘以电阻器的电阻。电压和电阻之间的这种关系可以用数学公式表示为v＝i*r，其中v代表电压，i代表电流，并且r代表电阻。

在当前情况下，金属线311和313中的每个金属线都可以建模为电阻器(由于其寄生电阻)。因此，在sram单元阵列200的操作期间，金属线311和313中的每个金属线可经历在其长度上(在x方向上)的电压降。电压降可能降低某些sram工作参数或标准，诸如最低工作电压(以下称为vmin)。在一些情况下，vmin的下降可以在从约5毫伏(mv)至约200mv的范围内。如果不满足vmin，则sram单元可能会遇到读取失败、写入失败、访问失败和/或保留失败的情况。为了加剧该问题，器件按比例缩小工艺还可能需要按比例缩小sram电源电压(例如，vdd)。由于vmin可以与电源电压相关，所以电源电压的按比例缩小还可以减小vmin可能经历的误差幅度(或降解量)。

为了减小寄生电阻，在y方向上扩大金属线311和313的横向尺寸可能是期望的。然而，在常规sram单元阵列中，ild280中的对接接触件的存在可能已经防止了金属线311或313的横向扩大。例如，如果对接接触件位于金属线312和313之间的ild280的部分中，金属线313的横向扩展可能导致金属线313和对接接触件之间的电短路，这可能导致器件故障或失效。因此，常规sram单元阵列可以具有设计规则，该设计规则指定对接接触件和金属线311和/或313之间的距离(在y方向上)之间的最小距离。这些设计规则约束或限制金属线311和/或313的横向扩展。这有效地限制了金属线311和/或313可以横向扩大多少，这意味着常规sram制造对金属线311和/或313的电阻可以减小多少有限制，因为电阻与金属线的尺寸成反比(例如，金属线311或313的宽度越大，电阻越小，反之亦然)。

与常规sram单元阵列相反，本发明的sram单元阵列200在ild280中不具有对接接触件，这释放了大量空间，以使金属线311和/或313在y方向上横向扩大。例如，在图4所示的实施例中，金属线313可以在y方向上朝向金属线312扩大，并且这种横向扩大受到设计规则的限制，该设计规则指定了金属线313和312之间的间隔，而不是金属线313和对接接触件(其位于比金属线312更接近金属线313的位置)之间的间隔。因此，与常规sram器件相比，本发明允许金属线(诸如金属线311或313)的更加灵活的电阻减小。再者，用本发明的独特形状的源极/漏极接触件243/244(具有突出部分)代替常规sram单元阵列中的ild280中的对接接触件是可能的。

返回参考图3，突出段243a和244a每个均具有在x方向上测量的尺寸340。尺寸340是指每个突出段243a和244a突出到多远。例如，源极/漏极接触件243的主要部分具有在y方向上延伸的边界345，而在顶视图中，突出段243a具有在y方向上延伸并且与栅极结构221重叠的边界346。从边界345至边界346测量尺寸340。

突出段243a和244a每个也具有在y方向上测量的尺寸350。尺寸350是指突出段243a和244a每个的宽度。例如，突出段244a每个均具有在x方向上延伸的边界355和边界356。从边界355至边界356测量尺寸350。尺寸340和350的值具体配置为使得突出段243a和244a(源极/漏极接触件243和244的)与预期的栅极结构具有足够量的接触面积，使得它们可以有效地替换对接接触件，但是同时，它们也不会太大，以至于造成制造困难、工艺缺陷或与sram单元阵列200的其它不期望组件发生电短路的风险。

根据本发明的各个方面，为了优化sram单元阵列200的性能，尺寸340和350被具体配置为在特定范围内。可以相对于sram单元阵列200的其它组件的尺寸或大小来限定尺寸340和350的范围。例如，栅极结构220至223每个均具有在x方向上测量的尺寸360，而栅极结构220至223每个可以在x方向上与最近的源极/漏极接触件243/244分隔开或间隔开距离370。在一些实施例中，尺寸340大于距离370和1/2的尺寸360之和。这可以用数学公式表示为：尺寸340>＝距离370+1/2*(尺寸360)。同时，尺寸340小于距离370和尺寸360之和。这可以用数学公式表示为：尺寸340<＝距离370+尺寸360。除了其它方面，尺寸340的这种范围有助于确保突出段243a可以与栅极结构221(因为它至少突出至栅极结构221的一半)充分地物理接触，但是它不会突出太远，以免与源极/漏极接触件241发生电短路(也称为桥接)。

仍参考图3，鳍结构210至215每个均具有在y方向上测量的尺寸380。鳍结构213与邻近的鳍结构212分隔开距离385(也称为鳍至鳍间隔)。鳍结构213也与栅极结构222的端部(或与将栅极结构222至223分隔开的cmg结构)间隔开距离390。或换种说法，栅极结构222在y方向上突出超过鳍结构213距离390。在一些实施例中，尺寸350大于距离390和尺寸380之和。这可以用数学公式表示为：尺寸350>＝距离390+尺寸380。与此同时，尺寸350小于距离390、尺寸380和1/2的距离385之和。这可以用数学公式表示为：尺寸350<＝距离390+尺寸380+1/2*(距离385)。除了其它方面，尺寸350的这种范围有助于确保突出段244a可以与栅极结构222和鳍结构213的期望部分充分地物理接触，但是它不会突出太远，以免与源极/漏极接触件243或鳍结构212发生电短路。

图3a示出了sram单元阵列200的另一实施例。图3a所示的实施例与图3所示的实施例基本相似。因此，出于一致性和清楚性的原因，在两个实施例中相同的组件标记相同。实施例之间的一个区别在于，与图3所示的实施例相比，在图3a所示的实施例中，突出段243a和244a可以在y方向上进一步向外突出。例如，突出段244a的边界355可在-y方向上进一步推出，然而，源极/漏极接触件244的其余部分仍可以保留边界355a(即，与图3的实施例中的边界355相同的边界)。注意，尽管在图3a的实施例中的尺寸350大于在图3的实施例中的尺寸350，尺寸350仍可具有与图3所示实施例相同的范围，例如，它大于距离390和尺寸380之和，但小于距离390、尺寸380和1/2的距离385之和。

图5至图6是sram单元阵列200的部分的示意性局部截面侧视图，以进一步示出本发明的独特形状的源极/漏极接触件243至244的结构细节。具体地，图5对应于在切割线b-b’处截取的截面(其包括突出段243a)，而图6对应于在切割线c-c’处截取的截面(其是突出段243a外部的源极/漏极接触件243的部分)。换句话说，图5至图6中的截面图是通过沿由x方向(水平)和z方向(垂直)限定的x-z平面截取的截面而获得的。

如图5至图6所示，源极/漏极区域400形成在鳍结构211至212上或作为鳍结构211至212的一部分。例如，可以在鳍结构211至212上外延生长源极/漏极区域400。鳍结构211至212可以邻接隔离结构230，例如浅沟槽隔离(sti)。换句话说，鳍结构211至212中的每个可以被隔离结构230横向部分地围绕。栅极结构221至222形成在鳍结构211至212上方并且部分地包裹鳍结构211至212(例如，以上面参考图2描述的方式)。在所示的实施例中，栅极结构221的部分也部分地位于隔离结构230上方。换句话说，栅极结构221的部分位于鳍结构212上方，而栅极结构221的另一部分位于隔离结构230上方。然而，应该理解，这仅是非限制性实例，并且在其它实施例中，栅极结构221(或栅极结构222)不需要部分地形成在隔离结构230上方。

源极/漏极接触件243(包括突出段243a)形成在源极/漏极区域400上，以提供至源极/漏极区域400的电连接。源极/漏极接触件243(和突出段243a)形成在邻近的栅极结构221至222中的两个之间(或在栅极结构220和222之间)。如上所述，栅极结构220至222可以是hkmg结构。例如，栅极结构220至222可以包括包含高k介电材料(例如，介电常数大于约4的材料)的栅极介电层410。应该理解，栅极介电层410也可以包括界面层(il)(或形成在界面层上方)，其可以包括氧化硅作为非限制性实例。为简单起见，此处未单独显示il。

栅极结构220至222每个还可以包括金属栅电极。金属栅电极包括一个或多个功函金属层420和填充金属组件430。功函金属层420被配置为调节相应晶体管器件的功函，从而实现期望的阈值电压vt。在一些实施例中，功函金属层420包含：tial、tialn、tacn、tin、wn或w或它们的组合。金属栅电极的填充金属组件430用作金属栅电极的主要导电部分。填充金属组件430可以包括钨、铝、铜或它们的组合。填充金属组件430可以用作金属栅电极的主要导电部分。

在一些实施例中，通过栅极替换工艺形成栅极结构221至222，其中去除伪栅极并且由栅极介电层410、功函金属层420和填充金属组件430替换。因此，栅极介电层410和功函金属层420在截面图中可以分别具有u形，这是因为它们可以通过去除伪栅极结构而通过部分地填充开口而形成。

栅极结构221至222被一种或多种介电材料450围绕。一些介电材料450可以包括形成在栅极结构221至222的侧壁上的栅极间隔件。介电材料450的部分也可以设置在栅极结构221至222上方，以保护和/或电绝缘栅极结构221至222。在一些实施例中，介电材料450包括氮化硅(sin)。介电材料450也可以被ild260横向围绕。ild280设置在介电材料450上方。

如上所述，本发明的sram单元阵列200的独特物理特性是具有突出段243a的源极/漏极接触件243的形状或轮廓。如图5所示，突出段243a在x方向上突出，并且具有与栅极结构221的上表面物理接触的部分，例如至少部分地与功函金属层420的上表面和/或填充金属组件430的上表面物理接触。因此，突出段243a(并因此源极/漏极接触件243)电连接至栅极结构221。突出段243a具有非对称截面轮廓，因为它的“右”部分在x方向上向外突出，但它的“左”部分没有。同时，其余的源极/漏极接触件243(如图6所示)基本对称，并且不具有在x方向上基本向外突出部分。因此，其余的源极/漏极接触件243不与栅极结构220、221或222物理接触。

由于源极/漏极接触件243的突出段243a现在用于提供至栅极结构221的电连接，这消除了在ild280中单独形成对接接触件以将源极/漏极接触件243和栅极结构221电耦接在一起的需要。有利地，在本文中用独特源极/漏极接触件243代替对接接触件使得形成于其上方的金属线在x方向上横向扩大，这减小了金属线的电阻。如上所述，电阻的减小可以例如相对于vmin提高sram器件的性能。另外，由于不再需要形成对接接触件，所以这里的sram单元阵列200的制造更容易，因为它少了一个工艺步骤。制造工艺的简化也可以导致更少的缺陷和降低的成本。此外，源极/漏极接触件243(由于突出段243a)的较大覆盖区改善了其在制造中的“着陆窗口”。

图7至图14是一系列截面图(在x-z平面中)，示出了根据本发明实施例的用于形成具有突出段243a至244a的源极/漏极接触件243至244的制造步骤。该截面在图3的切割线b-b’处截取。

现在参考图7，sram单元阵列200已经形成了源极/漏极区域400和栅极结构221至222。介电材料450和ild260围绕栅极结构221至222，并且ild280形成在介电材料450上方。

现在参考图8，对sram单元阵列200实施诸如干蚀刻工艺的蚀刻工艺500。例如，可以在ild280上方形成图案化的硬掩模层510。图案化的硬掩模层510可以通过光刻工艺来限定，该光刻工艺包括一个或多个光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)工艺(不一定按此顺序实施)。应该理解，图案化的硬掩模层510用于限定开口520的位置、大小和/或形状(并且因此要在开口520中形成的源极/漏极接触件的位置、大小和/或形状)。

蚀刻工艺500形成开口520，该开口垂直延伸穿过ild280、介电材料450、ild260，并且部分地延伸至源极/漏极区域400中。图案化的硬掩模层510在蚀刻工艺500期间保护其下方的层的部分。开口520暴露栅极结构221的部分。蚀刻工艺500被配置为在栅极结构的材料与ild260和280以及介电材料450之间具有蚀刻选择性，使得可以在基本不影响栅极结构221的情况下去除ild260和280以及介电材料450(例如，与栅极结构221相比，ild260和280以及介电材料450的蚀刻速率要快得多)。另外，在蚀刻工艺500期间，ild260和280可以比介电材料450基本上更快地被蚀刻。由于这些不同的蚀刻速率，栅极结构221的上表面530的部分基本上比由开口520暴露的介电材料450的上表面531平坦。换句话说，上表面531比上表面530更倾斜。

现在参考图9，实施沉积工艺550以在开口520中形成保护层570。沉积工艺550可以包括cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd或其它合适的沉积技术。在一些实施例中，保护层570可以包括聚合物材料。注意，保护层570不必完全填充开口520，但是保护层570的上表面580位于栅极结构221的上表面530之上(或比栅极结构221的上表面530更高)。这样使得保护层570可以在随后要实施的一个或多个工艺中保护栅极结构221。制造sram器件的常规方法不包括保护层570的形成。

现在参考图10，对sram单元阵列200实施湿清洁工艺600以去除图案化的硬掩模层510。在一些实施例中，湿清洁工艺600可以包括施加含卤素的流体以去除图案化的硬掩模层510。在一些实施例中，含卤素的流体可以包括hf、f2、hcl、cl2、hbr或它们的组合。

保护层570可以在湿清洁工艺600期间保护栅极结构221。例如，如果还没有形成保护层570，则湿清洁工艺600可以至少部分地去除栅极介电层410(和/或可能的金属栅电极的层)。通过在湿清洁工艺600之前形成保护层570，本发明保护诸如栅极结构221的栅极结构免于被损坏。

现在参考图11，对sram单元阵列200实施保护层去除工艺620以去除保护层570。在一些实施例中，保护层去除工艺620使用干蚀刻工艺去除保护层570。干蚀刻工艺包括利用含氧气体、含氢气体和/或含氢气体形成等离子体。去除保护层570是因为其已经达到其目的(例如，在湿清洁工艺600期间保护栅极结构221)并且不再用于后续工艺。另外，去除保护层570将释放开口520中的间隔，从而使得其可以填充有导电材料层以形成源极/漏极接触件。

现在参考图12，实施衬垫形成工艺640以在开口520中形成衬垫650。衬垫形成工艺640可以包括沉积工艺，以在由开口520暴露的各个层的面上沉积衬垫材料。注意，为简单起见，在上面讨论的图5中未具体示出衬垫650。在一些实施例中，衬垫材料可以包括介电材料，诸如氮化硅。衬垫形成工艺640还可以包括蚀刻工艺以蚀刻掉衬垫650的设置在栅极结构221上方和源极/漏极区域400上方的部分。这允许栅电极(例如，功函金属层420和填充金属组件430)的上表面530和源极/漏极区域400的上表面655保持暴露，使得随后形成的填充开口520的源极/漏极接触件可以与栅电极和源极/漏极区域400物理和电接触。注意，在一些实施例中，图案化的硬掩模层510也可以在衬垫形成工艺640之前或之后被去除。

现在参考图13，实施接触件形成工艺670以在开口520中形成源极/漏极接触件243。在图13的截面图中示出了源极/漏极接触件243的突出段243a。接触件形成工艺670可以包括一个或多个沉积工艺以在开口520中沉积导电材料，诸如钴、铜、铝、钨或它们的组合。沉积的导电材料完全填充开口520，甚至可以沉积在ild280的顶面上。接触件形成工艺670还可包括平坦化工艺(例如，cmp工艺)，以去除开口520外部的导电材料的部分，并且使沉积的导电材料和ild280的上表面平坦化。开口520中的导电材料的剩余部分形成源极/漏极接触件243。

除了具有独特顶视图轮廓之外，源极/漏极接触件243还具有独特截面图轮廓。例如，源极/漏极接触件243在图13的截面图中是非对称的，因为突出段243a在x方向上突出。由于用于形成源极/漏极接触件243的独特制造工艺流程，源极/漏极接触件243具有多个倾斜的侧壁680、681和682(也称为侧面)。至少一些倾斜的侧壁680至682相对于彼此以不同的角度倾斜。例如，侧壁680和侧壁681可以以不同的角度倾斜，并且侧壁681和侧壁682也可以以不同的角度倾斜。侧壁681和侧壁682通过源极/漏极接触件243的表面685结合在一起，该表面685比侧壁680至682基本平坦。表面685由于在蚀刻(见图8的蚀刻工艺500)用于源极/漏极接触件243的开口520时的栅极结构221与ild260和介电材料450之间的蚀刻选择性而更平坦。

还要注意，倾斜的侧壁680至682与衬垫650物理接触，但是表面685没有。如果没有衬垫650，则侧壁680将已经与ild260物理接触，侧壁681将已经与介电材料450(例如，栅极间隔件)物理接触，并且侧壁682将已经与介电材料450和ild280物理接触。

由于源极/漏极接触件243具有横向突出轮廓并且部分地突出在栅极结构221上方，源极/漏极接触件243将源极/漏极区域400和栅极结构221电互连在一起。因此，源极/漏极接触件243有效地代替了常规sram单元阵列中已经实现的对接接触件的功能。如上所述，对接接触件的去除允许在ild280上方形成的金属线横向扩大。金属线的横向扩大有助于减小金属线的寄生电阻，因为电阻与金属线的宽度(或横向尺寸)成反比。由于sram器件是在越来越小的技术节点(例如，5纳米或更小的节点)中制造的，因此电阻的减小非常有帮助，因为寄生电阻对于这些几何尺寸越来越小的器件更加明显。如果不减缓的话，金属线(例如，用作sram的位线)的寄生电阻可能会达到一个点，在该点上，金属线长度上的电压降会导致明显的不良电压降级。金属线可以在x方向上连续地延伸横跨sram单元阵列200的许多单元的事实使这种情况更加复杂。由于sram单元阵列的远“端”处的远单元与最大的寄生电阻相关联，因此它们会遭受最大的意外(和不期望)电压降，因为金属线的长度越长，寄生电阻就越大。

作为非限制性实例，金属线的长度上的电压降可能使sram单元的vmin变差。vmin可能是可读取sram单元的最低电压。然而，由于金属线长度上的寄生电阻引起的电压降可能导致vmin太高，这可能会导致sram单元的晶体管无法导通(并且因此无法读取sram)。本发明可以通过给金属线更大的扩展空间来实现金属线的电阻的减小，因为消除对接接触件意味着金属线的扩展不受对接接触件位置的限制。因此，较大的金属线产生减小的寄生电阻并且提高了sram器件的性能。

图14示出了根据本发明的实施例的集成电路制造系统700。制造系统700包括通过通信网络718连接的多个实体702、704、706、708、710、712、714、716…、n。网络718可以是单个网络，或可以是各种不同的网络，诸如内联网和因特网，并且可以包括有线和无线通信信道。

在实施例中，实体702表示用于制造协作的服务系统；实体704代表用户，诸如监测感兴趣的产品的产品工程师；实体706代表工程师，诸如控制工艺和相关配方的处理工程师，或设备工程师，以监测或调节处理工具的条件和设置；实体708代表用于ic测试和测量的计量工具；实体710代表半导体处理工具，诸如用于实施光刻工艺以限定sram器件的不规则形状的金属线的euv工具；实体712表示与处理工具710相关的虚拟计量模块；实体714代表与处理工具710和另外的其它处理工具相关的高级处理控制模块；并且实体716表示与处理工具710相关的采样模块。

每个实体可以与其它实体交互，并且可以向其它实体提供和/或从其它实体接收集成电路制造、处理控制和/或计算能力。每个实体还可以包括用于实施计算和实施自动化的一个或多个计算机系统。例如，实体714的高级处理控制模块可以包括具有在其中编码的软件指令的多个计算机硬件。计算机硬件可以包括硬盘驱动器、闪存驱动器、cd-rom、ram存储器、显示器件(例如，监视器)、输入/输出器件(例如，鼠标和键盘)。软件指令可以用任何合适的编程语言编写并且可以被设计为执行特定任务。

集成电路制造系统700实现了实体之间的交互以用于集成电路(ic)制造，以及ic制造的高级处理控制。在实施例中，高级处理控制包括根据计量结果调整适用于相关晶圆的一个处理工具的处理条件、设置和/或配方。

在另一实施例中，根据基于工艺质量和/或产品质量确定的最佳采样率，从处理的晶圆的子集测量计量结果。在又一实施例中，根据基于工艺质量和/或产品质量的各种特征确定的最佳采样场/点，从处理的晶圆子集所选的场和点测量计量结果。

ic制造系统700提供的一种能力可以在诸如设计、工程和处理、计量和高级处理控制的区域中实现协作和信息访问。由ic制造系统700提供的另一种能力可以在诸如计量工具和处理工具之间的设施之间集成系统。这种集成使设施能够协调其活动。例如，集成计量工具和处理工具可以使制造信息更有效地结合至制造工艺或apc模块中，并且可以利用集成在相关处理工具中的计量工具从在线或现场测量中启用晶圆数据。

图15是示出制造半导体器件的方法800的流程图。方法800包括提供半导体器件的步骤810。半导体器件包括：鳍结构、形成在鳍结构上的源极/漏极区域、至少部分地包裹鳍结构的栅极结构以及形成在源极/漏极区域上方和栅极结构上方的介电材料。

方法800包括步骤820，以对半导体器件实施蚀刻工艺。蚀刻工艺形成延伸穿过介电材料并且至少部分地暴露源极/漏极区域和栅极结构的开口。在一些实施例中，蚀刻工艺被配置为在栅极结构和介电材料之间具有蚀刻选择性，从而使得以比栅极结构快得多的速率蚀刻介电材料。在一些实施例中，将开口蚀刻为在顶视图中具有“l”状形状。

方法800包括步骤830，以形成保护层以部分地填充开口。在一些实施例中，形成聚合物层作为保护层。在一些实施例中，保护层形成为使得保护层的上表面设置在栅极结构的上表面之上。

方法800包括步骤840，以在已经形成保护层之后对半导体器件实施湿清洁工艺。

方法800包括步骤850，以在已经实施湿清洁工艺之后去除保护层。

方法800包括步骤860，用导电材料填充开口，以将栅极结构和源极/漏极区域电耦接在一起。

在一些实施例中，栅极结构是第一栅极结构，并且半导体器件还包括第二栅极结构。第一栅极结构和第二栅极结构形成在源极/漏极区域的相对侧上。在一些实施例中，在不将第二栅极结构暴露于开口的情况下实施蚀刻工艺。

应该理解，方法800可以包括可以在步骤810之前、期间或之后实施的额外的步骤。例如，方法800可以包括在开口的侧面上形成介电衬垫的步骤，其可以在步骤860中填充开口之前实施。导电材料形成在介电衬垫上。其它步骤可能包括互连层的形成、封装、测试等。为简单起见，这里不详细讨论这些额外的步骤。

总而言之，本发明用独特形状的源极/漏极接触件代替了常规器件中的对接接触件。例如，尽管常规sram单元阵列可以使用对接接触件(可以是在ild中形成的接触件)以电互连源极/漏极和栅极，但是本发明省略了这种对接接触件的形成。相反，本发明仔细地配置源极/漏极接触件的形状/轮廓，从而使得它具有朝着栅极突出的突出段，并且与栅极的上表面物理接触。因此，本发明的源极/漏极接触件可以被配置为在顶视图中具有“l”状的形状或轮廓，并且在截面图中具有非对称轮廓(由于突出段)。

基于以上讨论，可以看出，本发明提供了优于常规方法的优势。然而，应该理解，其它实施例可以提供额外的优势，并且在此不必公开所有优势，并且没有特定的优势对于所有实施例都是需要的。一个优势是提高了器件性能。例如，随着器件尺寸的不断缩小，金属线的寄生电阻可能在导致沿金属线的长度产生不希望的电压损失方面起重要作用。当金属线较长时，这种情况会加剧，这可能是在金属线用于承载诸如位线或反相位线的sram信号的情况下。为了通过横向扩大金属线(即，增加它的宽度)来最小化金属线的寄生电阻。然而，常规器件中对接接触件的存在有效地限制了金属线的扩大，因为随着金属线的扩大，可能会增加对接接触件的电桥接(例如，短路)风险。本发明通过不形成对接接触件而消除了该问题，这为金属线横向扩展提供了更多的空间，并且这样就降低了金属线的寄生电阻并且优化了器件性能，例如相对于最小工作电压。另一优势是由于它更大的尺寸，所以源极/漏极接触件的着陆窗口更好。另一优势是它与现有制造工艺的兼容性以及较低的实施成本，因为这里可以通过配置源极/漏极接触件掩模图案设计来实现独特源极/漏极接触件的形成。

以上先进的光刻工艺、方法和材料可用于许多应用，包括鳍式场效应晶体管(finfet)。例如，可以图案化鳍以在部件之间产生相对紧密的间隔，以上公开非常适合于这些间隔。另外，可以根据以上公开来处理用于形成finfet的鳍的间隔件，也称为芯轴。

本发明的一个方面涉及半导体器件。半导体器件包括鳍结构。在鳍结构上形成源极/漏极区域。第一栅极结构设置在鳍结构上方。源极/漏极接触件设置在源极/漏极区域上方。源极/漏极接触件具有至少部分地在第一栅极结构上方突出的突出段。源极/漏极接触件将源极/漏极区域和第一栅极结构电耦接在一起。

在一些实施例中，半导体器件还包括第二栅极结构；其中：所述源极/漏极接触件设置在所述第一栅极结构和所述第二栅极结构之间，但不与所述第二栅极结构物理接触；以及所述鳍结构、所述源极/漏极区域、所述第一栅极结构、所述第二栅极结构和所述源极/漏极接触件是静态随机存取存储器(sram)单元的组件。在一些实施例中，所述源极/漏极接触件具有“l”状的顶视图轮廓。在一些实施例中，在截面图中，所述源极/漏极接触件包括多个倾斜的侧壁。在一些实施例中，所述倾斜的侧壁中的至少一些以不同的角度倾斜。在一些实施例中，半导体器件还包括：介电衬垫，设置在所述源极/漏极接触件的倾斜侧壁上。在一些实施例中，在顶视图中，所述源极/漏极接触件的大多数部分在第一方向上延伸；以及在顶视图中，所述突出段在与所述第一方向不同的第二方向上从所述大多数部分突出。在一些实施例中，所述突出段具有在所述第二方向上测量的第一尺寸；所述第一栅极结构具有在所述第二方向上测量的第二尺寸；所述第一栅极结构在所述第二方向上与所述大多数部分间隔开距离；所述第一尺寸大于所述距离和1/2所述第二尺寸之和；以及所述第一尺寸小于所述距离和所述第二尺寸之和。在一些实施例中，所述突出段具有在所述第一方向上测量的第一尺寸；所述鳍结构与所述第一栅极结构的端部在所述第一方向上间隔开第一距离；所述鳍结构具有在所述第一方向上测量的第二尺寸；所述鳍结构与邻近的鳍结构在所述第一方向上间隔开第二距离；所述第一尺寸大于所述第一距离和所述第二尺寸之和；以及所述第一尺寸小于所述第一距离、所述第二尺寸和1/2所述第二距离之和。

本发明的另一方面涉及半导体器件。半导体器件包括包含半导体材料的鳍结构。半导体器件包括形成在鳍结构上的源极/漏极。半导体器件包括形成在鳍结构上方的栅极。半导体器件包括物理连接至源极/漏极和栅极的源极/漏极接触件，其中源极/漏极接触件具有非对称轮廓。

在一些实施例中，所述非对称轮廓归因于所述源极/漏极接触件的部分朝所述栅极突出并且物理和电连接至所述栅极。在一些实施例中，在顶视图中，所述非对称轮廓包括“l”形轮廓。

本发明的又一方面包括方法。提供半导体器件，包括：鳍结构、在鳍结构上形成的源极/漏极区域、至少部分地包裹鳍结构的栅极结构以及形成在源极/漏极区域上方和栅极结构上方的介电材料。对半导体器件实施蚀刻工艺。蚀刻工艺形成延伸穿过介电材料并且至少部分地暴露源极/漏极区域和栅极结构的开口。用导电材料填充开口，以将栅极结构和源极/漏极区域电耦接在一起。在一些实施例中，方法还包括，在填充所述开口之前：形成保护层以部分地填充所述开口。在已经形成所述保护层之后对所述半导体器件实施湿清洁工艺；以及在已经实施所述湿清洁工艺之后，去除所述保护层。在一些实施例中，形成所述保护层包括形成聚合物层作为所述保护层。在一些实施例中，实施形成所述保护层，从而使得所述保护层的上表面设置在所述栅极结构的上表面之上。在一些实施例中，方法还包括：在填充所述开口之前：在所述开口的侧面上形成介电衬垫，其中，所述导电材料形成在所述介电衬垫上。在一些实施例中，所述蚀刻工艺配置为在所述栅极结构和所述介电材料之间具有蚀刻选择性，从而使得以比所述栅极结构大体上更快的速率蚀刻所述介电材料。在一些实施例中，所述栅极结构是第一栅极结构；所述半导体器件还包括第二栅极结构；所述第一栅极结构和所述第二栅极结构形成在所述源极/漏极区域的相对侧上；以及在不将第二栅极结构暴露于开口的情况下实施蚀刻工艺。在一些实施例中，在顶视图中，所述开口被蚀刻为具有“l”状的形状。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解以下详细描述。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。例如，通过对位线导体和字线导体实施不同的厚度，可以实现导体的不同电阻。然而，也可以使用改变金属导体的电阻的其它技术。