半导体器件以及半导体器件制造方法与流程

相关申请的交叉引用

本申请要求于2019年10月4日提交的韩国专利申请no.10-2019-0123150的优先权，其公开内容通过引用整体合并于此。

与示例实施例一致的器件涉及包括透明导电氧化物层的半导体器件和使用透明导电氧化物层的半导体器件制造方法。

背景技术：

已经提出了一种用于轻质、纤薄、短、小型和高度集成的电子产品的包括三维布置的存储单元的非易失性存储装置。非易失性存储装置包括延伸穿过堆叠结构的沟道结构。为了提高器件集成度，可以使用更高的堆叠结构，由此会增加工艺难度，并且在光刻或蚀刻期间可能发生未对准。

技术实现要素：

发明构思的示例实施例旨在提供通过简化的工艺制造的半导体器件和制造半导体器件的方法。

在实施例中，一种半导体器件可以包括：堆叠结构，所述堆叠结构位于衬底上，所述堆叠结构包括多个介电层和多个透明导电氧化物层，所述介电层和所述透明导电氧化物层交替地堆叠，沿竖直方向彼此相邻的每个所述介电层和所述透明导电氧化物层中的相应的透明导电氧化物层具有基本相等的水平宽度；以及沟道结构，所述沟道结构延伸穿过所述堆叠结构，所述沟道结构包括信息存储层、位于所述信息存储层的内部的沟道层以及位于所述沟道层的内部的掩埋介电层。

根据一些示例实施例，一种半导体器件可以包括：外围电路结构，所述外围电路结构包括外围电路器件和接触栓；下导电层，所述下导电层位于所述外围电路结构上；堆叠结构，所述堆叠结构位于所述下导电层上，所述堆叠结构包括多个介电层和多个透明导电氧化物层，所述介电层和所述透明导电氧化物层交替地堆叠；以及多个沟道结构，所述多个沟道结构延伸穿过所述堆叠结构，每个所述沟道结构包括信息存储层、位于所述信息存储层的内部的沟道层和位于所述沟道层的内部的掩埋介电层，所述沟道层连接到所述下导电层。

根据一些示例实施例，一种半导体器件可以包括：外围电路结构，所述外围电路结构包括外围电路器件和接触栓；下导电层，所述下导电层位于所述外围电路结构上；堆叠结构，所述堆叠结构位于所述下导电层上，所述堆叠结构包括多个介电层和多个透明导电氧化物层，所述介电层和所述透明导电氧化物层交替地堆叠；多个沟道结构，所述多个沟道结构延伸穿过所述堆叠结构，每个所述沟道结构包括信息存储层、位于所述信息存储层的内部的沟道层和位于所述沟道层的内部的掩埋介电层，所述沟道层连接到所述下导电层；多个导电焊盘，所述多个导电焊盘形成在所述堆叠结构中并形成在相应的沟道结构上；选择线分割层，所述选择线分割层延伸到所述堆叠结构中并分割至少一个所述透明导电氧化物层；掩埋层，所述掩埋层与所述沟道结构相邻，所述掩埋层延伸穿过所述堆叠结构；以及位线，所述位线位于所述堆叠结构上，所述位线电连接到所述导电焊盘。当在纵向截面图中观察时，沿竖直方向彼此相邻堆叠的每个所述介电层和所述透明导电氧化物层中的相应的透明导电氧化物层的水平宽度可以彼此基本上相等。在沿所述竖直方向彼此相邻堆叠的每个所述介电层和所述透明导电氧化物层中的所述相应的透明导电氧化物层中，该介电层的中心部分和边缘与该透明导电氧化物层邻接，并且所述介电层中的沿水平方向彼此相邻的介电层之间的水平距离可以基本上等于所述透明导电氧化物层中的沿所述水平方向彼此相邻的透明导电氧化物层之间的水平距离。

根据一些示例实施例，一种半导体器件制造方法可以包括：在衬底上交替地堆叠多个介电层和多个透明导电氧化物层以形成堆叠结构；形成延伸穿过所述堆叠结构的沟道孔；在所述沟道孔中形成从所述衬底突出的下半导体层；以及在所述下半导体层上形成包括信息存储层、沟道层和掩埋介电层的沟道结构。

根据一些示例实施例，一种半导体器件制造方法可以包括：在衬底上交替地堆叠多个介电层和多个透明导电氧化物层以形成堆叠结构；形成延伸穿过所述堆叠结构的沟道孔；在所述沟道孔的侧表面和下表面形成信息存储层；蚀刻所述信息存储层的下表面，以在所述衬底的上表面中形成凹槽；在所述沟道孔中形成从所述衬底突出的下半导体层；以及在所述下半导体层上形成沟道层和掩埋介电层。

根据一些示例实施例，一种半导体器件制造方法可以包括：形成包括外围电路器件和接触栓的外围电路结构；在所述外围电路结构上形成下导电层；在所述下导电层上交替地堆叠多个介电层和多个透明导电氧化物层以形成堆叠结构；形成延伸穿过所述堆叠结构的沟道孔；在所述沟道孔的侧表面和下表面形成信息存储层；蚀刻所述信息存储层的下表面以在所述下导电层的上表面中形成凹槽；以及在所述沟道孔中形成沟道层和掩埋介电层。

根据一些示例实施例，一种半导体器件制造方法可以包括：在衬底上顺序地形成源极层、牺牲层和支撑层；在所述支撑层上交替地堆叠多个介电层和多个透明导电氧化物层以形成堆叠结构；形成延伸穿过所述牺牲层、所述支撑层、所述堆叠结构以及所述源极层的一部分的沟道结构；形成与所述沟道结构相邻并延伸穿过所述牺牲层、所述支撑层和所述堆叠结构的沟槽；去除所述牺牲层并形成导电线；以及去除所述透明导电氧化物层并形成多个栅电极。

附图说明

通过参照附图详细描述发明构思的示例性实施例，发明构思的以上以及其他目的、特征和优点对于本领域普通技术人员而言将变得更加明显，在附图中：

图1是根据发明构思的一些示例实施例的半导体器件的布局。

图2是沿着线i-i'截取的图1的半导体器件的竖直截面图。

图3是图2中示出的半导体器件的局部放大图。

图4是根据发明构思的一些示例实施例的半导体器件的局部放大图。

图5至图10是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

图11至图13是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

图14是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

图15是图14中示出的半导体器件的局部放大图。

图16至图22是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

图23是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

图24是图23中示出的半导体器件的局部放大图。

图25至图29是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

图30是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

图31是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

图32至图34是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

图35是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

图36至图39是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

具体实施方式

图1是根据发明构思的一些示例实施例的半导体器件的布局。图2是沿着线i-i'截取的图1的半导体器件的竖直截面图。根据本公开的实施例的存储装置可以包括诸如vnand或3d-nand的闪存。

参照图1和图2，根据本公开的实施例的半导体器件100可以包括衬底102、下介电层104、下半导体层106、杂质区108、堆叠结构110、沟道结构c、导电焊盘140和掩埋层150。半导体器件100还可以包括第一上介电层160、子位线栓161、第二上介电层162、子位线163、第三上介电层164、位线栓165和位线166。

衬底102可以包括半导体材料。例如，衬底102可以为硅衬底、锗衬底、硅锗衬底或绝缘体上硅(soi)衬底。在一些示例实施例中，衬底102可以包括iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体。

下介电层104可以设置在衬底102上。下介电层104可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。在一些示例实施例中，下介电层104可以包括氧化硅。

下半导体层106可以从衬底102的上表面竖直地突出。下半导体层106可以是使用衬底102作为晶种的外延层。下半导体层106可以包括硅、锗、硅锗、iii-v族化合物和/或ii-vi族化合物。杂质区108可以设置在衬底102的上部。杂质区108可以包括n型杂质。

堆叠结构110可以包括多个透明导电氧化物层112和多个介电层114。透明导电氧化物层112和介电层114可以交替地堆叠。透明导电氧化物层112中的设置在堆叠结构110的下部的至少一个透明导电氧化物层可以为接地选择线(gsl)。透明导电氧化物层112中的设置在堆叠结构110的上部的至少一个透明导电氧化物层可以为串选择线(ssl)或漏极选择线(dsl)。

每个透明导电氧化物层112可以包括金属氧化物，例如zno、sno2、tio2、cualo2、cugao2、cuino2或srcu2o2。在一些示例实施例中，每个介电层114可以包括氧化硅。在一些示例实施例中，每个透明导电氧化物层112的载流子浓度可以为10¹⁷/cm³至10²²/cm³。

沟道结构c可以竖直地延伸穿过堆叠结构110。沟道结构c可以电连接到下半导体层106。多个沟道结构c可以设置为在第一水平方向d1上彼此间隔开。沟道结构c可以包括信息存储层120、沟道层130和掩埋介电层135。沟道层130可以设置在信息存储层120的内部，掩埋介电层135可以设置在沟道层130的内部。在一些示例实施例中，在纵向截面图中，沿竖直方向彼此相邻堆叠的每个介电层114的水平宽度和相应的透明导电氧化物层112的水平宽度可以彼此基本上相等。例如，沿竖直方向彼此相邻堆叠的每个介电层114和相应的透明导电氧化物层112的水平宽度之间的差可以小于5nm。在纵向截面图中，在沿竖直方向彼此相邻堆叠的每个介电层114和相应的透明导电氧化物层112中，介电层114的中心部分和边缘可以与透明导电氧化物层112邻接。在纵向截面图中，沿水平方向彼此相邻的介电层114之间的水平距离可以基本上等于沿水平方向彼此相邻的透明导电氧化物层112之间的水平距离。例如，沿水平方向彼此相邻的介电层114之间的水平距离可以等于沟道结构c的水平宽度，并且沿水平方向彼此相邻的透明导电氧化物层112之间的水平距离可以等于沟道结构c的水平宽度。

当在本说明书中结合数值使用术语“大约”或“基本上”时，相关数值旨在包括围绕所列举的数值的制造或操作公差(例如，±10％)。此外，当结合几何形状使用词语“大体上”和“基本上”时，旨在对几何形状的精确度不做要求，但是该形状的变化范围在本公开的范围内。此外，无论数值或形状是否被修饰为“大约”或“基本上”，将理解的是，这些数值和形状应被解释为包括围绕所列举的数值或形状的制造或操作公差(例如，±10％)。尽管在示例实施例的描述中使用了术语“相同”或“同样”，但是应当理解，可以存在一些不精确性。因此，当一个元件或一个值被称为与另一元件或另一个值相同时，应当理解，该元件或该值在期望的制造或操作公差范围(例如，±10％)内与另一个元件或另一个值相同。

导电焊盘140可以设置在沟道结构c上。导电焊盘140可以电连接到沟道层130，并可以覆盖掩埋介电层135的上表面。

选择线分割层142可以设置在堆叠结构110的上部。选择线分割层142可以沿与第一水平方向d1相交的第二水平方向d2延伸。选择线分割层142可以延伸穿过透明导电氧化物层112中的设置在堆叠结构110的上部的至少一个透明导电氧化物层。例如，选择线分割层142可以电分割串选择线ssl或漏极选择线dsl。

层间介电层144可以覆盖堆叠结构110的上表面。选择线分割层142和层间介电层144均可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。

掩埋层150可以延伸穿过堆叠结构110和层间介电层144。掩埋层150可以与杂质区108邻接。掩埋层150可以沿第二水平方向d2延伸。侧间隔物152可以设置在掩埋层150的相对的侧表面处，并可以沿第二水平方向d2延伸。侧间隔物152可以将透明导电氧化物层112和掩埋层150电隔离。

第一上介电层160、第二上介电层162和第三上介电层164可以顺序地堆叠在层间介电层144上。子位线栓161可以穿过层间介电层144和第一上介电层160连接到导电焊盘140。子位线163可以设置在第一上介电层160上。第二上介电层162可以与子位线163设置在相同的水平高度处。第三上介电层164可以设置在子位线163的上表面处。位线栓165可以与第三上介电层164设置在相同的水平高度处，并可以连接到子位线163。位线166可以设置在第三上介电层164上，并可以沿第一水平方向d1延伸。位线166可以通过导电焊盘140、子位线栓161、子位线163和位线栓165电连接到沟道结构c。

图3是图2中示出的半导体器件的局部放大图。

参照图3，信息存储层120可以包括阻挡层122、电荷存储层124和隧道介电层126。电荷存储层124可以设置在阻挡层122的内部，隧道介电层126可以设置在电荷存储层124的内部。信息存储层120的侧表面可以与最下面的透明导电氧化物层112邻接。在一些示例实施例中，阻挡层122和隧道介电层126均可以包括氧化硅，电荷存储层124可以包括氮化硅。

下半导体层106可以从衬底102的上表面突出，并可以与沟道层130邻接。下半导体层106的下表面可以位于比衬底102的上表面低的水平高度处。下半导体层106的上表面可以位于比最下面的透明导电氧化物层112的下表面低的水平高度处。沟道层130可以延伸穿过信息存储层120，并可以与下半导体层106的上表面邻接。沟道层130可以沿着信息存储层120的内壁和下半导体层106的上表面共形地形成。然而，本公开不限于此。

图4是根据发明构思的一些示例实施例的半导体器件的局部放大图。

参照图4，半导体器件200可以包括形成在衬底102的上表面中的凹槽r1。下半导体层206可以从衬底102的上表面突出，并可以与沟道层130邻接。下半导体层206的上表面可以位于比多个透明导电氧化物层112中的最下面的透明导电氧化物层112的上表面高的水平高度处。下半导体层206可以填充凹槽r1。下半导体层206可以延伸穿过包括阻挡层222、电荷存储层224和隧道介电层226的信息存储层220。在一些示例实施例中，下半导体层206的下部水平宽度可以小于下半导体层206的上部水平宽度。

下半导体层206可以不直接与透明导电氧化物层112邻接，信息存储层220可以设置在下半导体层206与透明导电氧化物层112之间。信息存储层220的下表面可以位于比衬底102的上表面低的水平高度处。例如，阻挡层222的下表面可以位于比衬底102的上表面低的水平高度处。

图5至图10是示出根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

参照图5，可以在衬底102上堆叠下介电层104。下介电层104可以包括氧化硅。可以在下介电层104上设置堆叠结构110。堆叠结构110可以包括交替堆叠的多个透明导电氧化物层112和多个介电层114。

每个透明导电氧化物层112可以为包含zn、cd、in、ga、sn、ti、mg、sb、sr、sn、cu、al或它们的组合的金属氧化物。例如，透明导电氧化物层112可以包括二元金属氧化物，例如，zno、cdo、in2o3、ga2o3、sno2和/或tio2。另外，透明导电氧化物层112可以包括三元金属氧化物，例如，mgin2o4、gaino3、cdsb2o6、srtio3、zn2in2o5、zn3in2o6、in4sn3o12、cdin2o4、cd2sno4、cdsno3、zn2sno4、znsno3、cualo2、cugao2、cuino2和/或srcu2o2。透明导电氧化物层112可以为n型电极。例如，n型透明导电氧化物层112可以为：包含诸如al、ga、b、in、y、sc、v、si、ge、ti、zr、hf和/或f的杂质的zno；包含诸如sb、as、nb、ta和/或f的杂质的sno2；和/或包含诸如nb和/或ta的杂质的tio2。在一些示例实施例中，透明导电氧化物层112可以为p型电极。例如，p型透明导电氧化物层112可以为包含诸如n、p、as、sb、li、al、ag和/或bi的杂质的zno。在一些示例实施例中，每个介电层114可以包括氧化硅。透明导电氧化物层112可以相对于介电层114具有蚀刻选择性。

参照图6，可以形成多个沟道孔chh，以延伸穿过下介电层104和堆叠结构110。可以通过各向异性蚀刻或其他合适的方法来形成沟道孔chh，并且衬底102的上表面可以通过沟道孔chh暴露。每个沟道孔chh的截面可以为圆形，然而，沟道孔chh的截面也可以为其他形状，例如六边形形状。在一些示例实施例中，沟道孔chh的下部宽度可以小于沟道孔chh的上部宽度。沟道孔chh可以包括衬底102的上表面的可以通过各向异性蚀刻而被蚀刻的部分。

参照图7，可以在每个沟道孔chh的下部形成下半导体层106。可以通过使用衬底102作为晶种的选择性外延生长(seg)来形成下半导体层106。下半导体层106可以包括硅、锗、硅锗、iii-v族化合物和/或ii-vi族化合物。下半导体层106可以包括n型杂质或p型杂质。在一些示例实施例中，下半导体层106的上表面可以位于比最下面的透明导电氧化物层112的下表面低的水平高度处。

参照图8，可以在每个沟道孔chh中形成沟道结构c和导电焊盘140。沟道结构c可以包括信息存储层120、沟道层130和掩埋介电层135。沟道层130可以设置在信息存储层120的内部，掩埋介电层135可以设置在沟道层130的内部。可以在沟道结构c上形成导电焊盘140。导电焊盘140可以电连接到沟道层130，并可以覆盖掩埋介电层135的上表面。

沟道层130可以包括多晶硅。在一些示例实施例中，沟道层130可以包括n型杂质或p型杂质。掩埋介电层135可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。导电焊盘140可以包括掺杂的多晶硅。

可以通过蚀刻堆叠结构110的上部的一部分来形成串选择线切口slc。串选择线切口slc可以分割至少一个透明导电氧化物层112。可以在串选择线切口slc中形成选择线分割层142。选择线分割层142可以沿第二水平方向d2延伸。选择线分割层可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。

参照图9，可以形成沟槽t以在延伸穿过下介电层104和堆叠结构110的同时暴露衬底102的上表面。可以通过各向异性蚀刻来形成沟槽t。沟槽t可以对应于字线切口。在一些示例实施例中，在形成沟槽t之前，可以在堆叠结构110上形成层间介电层144。

参照图10，可以在沟槽t中形成掩埋层150和侧间隔物152。在一些示例实施例中，在形成掩埋层150和侧间隔物152之前，可以用杂质对衬底102进行掺杂，以形成杂质区108。

掩埋层150可以包括诸如钨、铝、铜、钛、钽、硅化镍、硅化钛、硅化钨、硅化钴和/或多晶硅的导电材料。侧间隔物152可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。

返回参照图2，可以形成第一上介电层160以覆盖层间介电层144。可以形成子位线栓161以延伸穿过层间介电层144和第一上介电层160，并且子位线栓161可以连接到导电焊盘140。可以在第一上介电层160上形成第二上介电层162和子位线163。子位线163可以连接到子位线栓161。可以在第二上介电层162上形成第三上介电层164和位线栓165。位线栓165可以连接到子位线163。可以在第三上介电层164上形成位线166，并且位线166可以连接到位线栓165。

第一上介电层160、第二上介电层162和第三上介电层164均可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。子位线栓161、子位线163、位线栓165和位线166均可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合。

如图5至图10所示，透明导电氧化物层112可以不被去除，并且可以用作存储单元的栅电极。因为透明导电氧化物层112比诸如金属、金属氮化物或氮化硅的材料更透明，所以可以在光刻工艺或蚀刻工艺中减小未对准。另外，可以省略去除透明导电氧化物层112的工艺，由此可以简化器件制造工艺。

图11至图13是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。图11至图13是示出了制造图4中示出的半导体器件的工艺的视图。

参照图11，可以在图6的所得结构上形成信息存储层220。信息存储层220可以沿着每个沟道孔chh的内表面、衬底102的上表面和堆叠结构110的上表面共形地形成。信息存储层220的下表面可以位于比衬底102的上表面低的水平高度处。

可以蚀刻信息存储层220的下表面，以形成凹槽r1。凹槽r1可以形成在每个沟道孔chh的下表面中，并可以暴露衬底102的上表面。凹槽r1可以通过各向异性蚀刻来形成，并且衬底102的上表面的一部分可以被蚀刻。可以不去除位于每个沟道孔chh的侧表面的信息存储层220。

参照图12，可以在每个沟道孔chh的下部形成下半导体层206。可以通过使用衬底102作为晶种的选择性外延生长来形成下半导体层26。在一些示例实施例中，下半导体层206的上表面可以位于比最下面的透明导电氧化物层112的上表面高的水平高度处。信息存储层220可以设置在最下面的透明导电氧化物层112与下半导体层206之间。

参照图13，可以在每个沟道孔chh中形成沟道层230和掩埋介电层235，以形成沟道结构c。可以沿着信息存储层220的侧表面和下半导体层206的上表面形成沟道层230。可以在沟道层230上形成掩埋介电层235。沟道结构c可以延伸穿过衬底102的上表面的一部分，并可以电连接到下半导体层206。可以在沟道结构c上形成导电焊盘140。

图14是根据发明构思的一些示例实施例的半导体器件的竖直截面图。可以省略与图2中示出的半导体器件相同的构造的详细描述。

参照图14，根据本公开的半导体器件300可以具有外围上单元(cell-over-peripheral，cop)结构。在一些示例实施例中，半导体器件300可以包括设置在堆叠结构110的下部的外围电路结构ps。半导体器件300还可以包括下导电层312、沟道结构c、导电焊盘140和掩埋层350。

外围电路结构ps可以包括衬底10、器件隔离层12、杂质区14、第一下介电层20、接触栓22、外围电路器件24、第二下介电层30、外围电路布线32和第三下介电层40。衬底10可以包括器件隔离层12和杂质区14。第一下介电层20、接触栓22和外围电路器件24可以设置在衬底10上。杂质区14可以设置为与外围电路器件24相邻。第一下介电层20可以覆盖接触栓22和外围电路器件24。接触栓22可以电连接到杂质区14。第二下介电层30可以设置在第一下介电层20上，并可以覆盖外围电路布线32。外围电路布线32可以连接到接触栓22。第三下介电层40可以设置在第二下介电层30上。

下导电层312可以设置在外围电路结构ps上。包括多个透明导电氧化物层112和多个介电层114的堆叠结构110可以设置在下导电层312上。

沟道结构c可以沿竖直方向延伸穿过堆叠结构110。沟道结构c可以延伸穿过下导电层312的上表面的一部分，并可以电连接到下导电层312。沟道结构c可以包括信息存储层320、沟道层330和掩埋介电层335。沟道层330可以设置在信息存储层320的内部，掩埋介电层335可以设置在沟道层330的内部。

掩埋层350可以延伸穿过堆叠结构110和层间介电层144，并可以与下导电层312邻接。掩埋层350可以沿第二水平方向d2延伸。掩埋层350可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。

图15是图14中示出的半导体器件的局部放大图。

参照图15，信息存储层320可以包括阻挡层322、电荷存储层324和隧道介电层326。电荷存储层324可以设置在阻挡层322的内部，隧道介电层326可以设置在电荷存储层324的内部。

下导电层312可以包括形成在其上表面中的凹槽r2。沟道层330的下表面可以填充凹槽r2的至少一部分。沟道层330的下部的外周长可以小于沟道层330的上部的外周长。沟道层330可以沿着信息存储层320的内壁和凹槽r2的内壁共形地形成。然而，本公开不限于此。凹槽r2的侧表面可以与信息存储层320邻接。信息存储层320的下表面可以位于比下导电层312的上表面低的水平高度处。例如，阻挡层322的下表面可以位于比下导电层312的上表面低的水平高度处。

图16至图22是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

参照图16，可以提供外围电路结构ps。外围电路结构ps可以包括衬底10、器件隔离层12、杂质区14、第一下介电层20、接触栓22、外围电路器件24、第二下介电层30、外围电路布线32和第三下介电层40。器件隔离层12和杂质区14可以形成在衬底10的上表面处。在一些示例实施例中，器件隔离层12可以包括诸如氧化硅或氮化硅的绝缘材料。杂质区14可以包括n型杂质或p型杂质。

外围电路器件24可以形成为相邻于杂质区14，并且第一下介电层20可以形成为覆盖外围电路器件24。接触栓22可以穿过第一下介电层20连接到杂质区14。连接到接触栓22的外围电路布线32可以形成在第一下介电层20上。第二下介电层30和第三下介电层40可以形成为覆盖外围电路布线32。

参照图17，可以在外围电路结构ps上堆叠下导电层312和堆叠结构110。堆叠结构110可以设置在下导电层312上。堆叠结构110可以包括交替堆叠的多个透明导电氧化物层112和多个介电层114。在一些示例实施例中，下导电层312可以包括与透明导电氧化物层112相同的材料。

参照图18，可以形成多个沟道孔chh以延伸穿过下导电层312的一部分和堆叠结构110。下导电层312的上表面可以通过沟道孔chh暴露。

参照图19，可以在图18的所得结构上形成信息存储层320。信息存储层320可以沿着每个沟道孔chh的内表面、下导电层312的上表面和堆叠结构110的上表面共形地形成。信息存储层320可以包括顺序堆叠的阻挡层322、电荷存储层324和隧道介电层326。

参照图20，可以蚀刻信息存储层320以形成凹槽r2。凹槽r2可以形成在每个沟道孔chh的下表面中，并可以暴露下导电层312的上表面。可以蚀刻下导电层312的上表面的一部分。可以不去除位于每个沟道孔chh的侧表面的信息存储层320。

参照图21，可以在图20的所得结构上形成沟道层330。沟道层330可以沿着信息存储层320的侧表面、下导电层312的上表面和堆叠结构110的上表面共形地形成。沟道层330可以填充凹槽r2的至少一部分，并可以与下导电层312邻接。

参照图22，可以在沟道层330的内部形成掩埋介电层335，以形成沟道结构c。沟道结构c可以包括信息存储层320、沟道层330和掩埋介电层335。可以在沟道结构c上形成导电焊盘140。可以通过蚀刻堆叠结构110的上部的一部分来形成选择线分割层142。选择线分割层142可以沿第二水平方向d2延伸。

返回参照图14，可以在堆叠结构110上形成子位线栓161、子位线163、位线栓165和位线166，以电连接到导电焊盘140。

图23是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

参照图23，根据本公开的半导体器件400可以包括源极层402、支撑层408、栅电极层412、层间介电层444、掩埋层450和导电线460。半导体器件400还可以包括沟道结构c，沟道结构c包括信息存储层420、沟道层430和掩埋介电层435。

源极层402、导电线460和支撑层408可以顺序地设置在衬底102上。衬底102可以为包含p型杂质的半导体层，并且源极层402和支撑层408均可以为包含n型杂质的半导体层。导电线460可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合。

堆叠结构110可以包括交替地堆叠的多个介电层114和多个栅电极层412。每个栅电极层412可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合。掩埋层450可以延伸穿过堆叠结构110和层间介电层444。

图24是图23中示出的半导体器件的局部放大图。

参照图24，信息存储层420可以包括阻挡层422、电荷存储层424和隧道介电层426。电荷存储层424可以设置在阻挡层422的内部，隧道介电层426可以设置在电荷存储层424的内部。隧道介电层426可以与沟道层430邻接。

导电线460可以延伸穿过信息存储层420，并可以与沟道层430的侧表面邻接。例如，导电线460的下表面可以位于比沟道层430的下表面高的水平高度处。导电线460可以对应于公共源极线(csl)。

图25至图29是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

参照图25，可以在衬底102上形成源极层402。可以在源极层402上顺序地堆叠牺牲层406和支撑层408。可以在牺牲层406的上表面和下表面设置钝化层404。可以在支撑层408上设置包括多个介电层114和多个透明导电氧化物层112的堆叠结构110。

源极层402可以为包含n型杂质的半导体层。支撑层408可以包括多晶硅。每个钝化层404可以包括相对于牺牲层406具有蚀刻选择性的材料。在一些示例实施例中，每个钝化层404可以包括氧化硅，牺牲层406可以包括氮化硅。

参照图26，可以形成多个沟道孔chh以延伸穿过堆叠结构110、钝化层404、牺牲层406和支撑层408。可以蚀刻源极层402的上表面的一部分，并且源极层402的上表面可以通过沟道孔chh暴露。另外，牺牲层406的侧表面可以通过沟道孔chh暴露。

参照图27，可以在每个沟道孔chh中形成沟道结构c和导电焊盘140。沟道结构c可以包括信息存储层420、沟道层430和掩埋介电层435。导电焊盘140可以设置在沟道结构c上。导电焊盘140可以覆盖掩埋介电层435的上表面，并可以电连接到沟道层430。牺牲层406可以与信息存储层420的侧表面邻接。

参照图28，可以形成沟槽t以在延伸穿过堆叠结构110的同时暴露源极层402的上表面。可以通过各向异性蚀刻来形成沟槽t。在形成沟槽t之前，可以在堆叠结构110上形成层间介电层444。钝化层404的侧表面和牺牲层406的侧表面可以通过沟槽t暴露。可以选择性地去除牺牲层406，从而暴露沟道结构c的侧表面。随后，可以去除钝化层404，并可以暴露源极层402的上表面。在去除钝化层404和牺牲层406之前，可以在沟槽t的侧表面形成侧间隔物445。侧间隔物445可以防止介电层114和透明导电氧化物层112被蚀刻。侧间隔物445可以包括相对于堆叠结构110具有蚀刻选择性的材料，并可以包括例如多晶硅。

参照图29，导电线460可以填充由于去除钝化层404和牺牲层406而限定的空间。参照图24，在形成导电线460之前，可以蚀刻信息存储层420的侧表面的一部分，从而暴露沟道层430。导电线460可以与沟道层430的侧表面邻接。导电线460可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或它们的组合。

可以选择性地去除透明导电氧化物层112，并可以在由于去除透明导电氧化物层112而限定的空间中形成栅电极层412。每个栅电极层412可以包括w、wn、ti、tin、ta、tan或它们的组合。

可以在堆叠结构110中形成掩埋层450，并且掩埋层450可以填充沟槽t。可以在堆叠结构110的上部形成选择线分割层142。选择线分割层142可以分割至少一个栅电极层412。掩埋层450和选择线分割层142均可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。

返回参照图23，可以在堆叠结构110上形成子位线栓161、子位线163、位线栓165和位线166，以电连接到导电焊盘140。

图30是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

参照图30，半导体器件500可以包括堆叠结构110，堆叠结构110包括交替堆叠的多个透明导电氧化物层112和多个介电层114。参照图27至图29，在去除钝化层404和牺牲层406并形成导电线460之后，可以不去除透明导电氧化物层112。在一些示例实施例中，制造半导体器件500的方法可以包括：蚀刻信息存储层420的侧表面的一部分，以暴露沟道层430；在支撑层408的下部形成导电线460，以与沟道层430的侧表面邻接；沿着沟槽t各向异性地蚀刻导电线460的一部分；去除侧间隔物445；以及形成掩埋层450，以填充沟槽t，同时与源极层402邻接。

图31是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

参照图31，半导体器件600可以包括下堆叠结构610a、上堆叠结构610b以及延伸穿过下堆叠结构610a和上堆叠结构610b的沟道结构c。半导体器件600还可以包括源极层402、导电线460和支撑层408。

下堆叠结构610a可以包括交替堆叠的多个透明导电氧化物层612a和多个介电层614a。上堆叠结构610b可以堆叠在下堆叠结构610a上。上堆叠结构610b可以包括交替堆叠的多个透明导电氧化物层612b和多个介电层614b。下沟道孔chha可以竖直地延伸穿过下堆叠结构610a。上沟道孔chhb可以竖直地延伸穿过上堆叠结构610b，并可以与下沟道孔chha交叠。

沟道结构c可以竖直地延伸穿过下堆叠结构610a和上堆叠结构610b。例如，沟道结构c可以设置在下沟道孔chha和上沟道孔chhb中。下沟道孔chha的上端的水平宽度可以大于上沟道孔chhb的下端的水平宽度。沟道结构c的侧表面可以在下堆叠结构610a和上堆叠结构610b接合的位置处具有台阶。沟道结构c可以包括信息存储层620、沟道层630和掩埋介电层635。

图32至图34是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

参照图32，可以在衬底102上设置源极层402、牺牲层406和支撑层408。可以在牺牲层406的上表面和下表面设置钝化层404。

可以在支撑层408上形成包括交替堆叠的多个透明导电氧化物层612a和多个介电层614a的下堆叠结构610a。下沟道孔chha可以竖直地延伸穿过下堆叠结构610a，并且可以形成沟道牺牲层615以填充下沟道孔chha。沟道牺牲层615可以包括金属、金属氮化物、金属氧化物、多晶硅、氧化硅、氮化硅、氮氧化硅或它们的组合。在一些示例实施例中，可以在下沟道孔chha的内部形成阻挡层，以覆盖沟道牺牲层615的侧表面和下表面。

参照图33，可以在下堆叠结构610a上堆叠包括交替堆叠的多个透明导电氧化物层612b和多个介电层614b的上堆叠结构610b。可以各向异性地蚀刻上堆叠结构610b，以形成上沟道孔chhb。上沟道孔chhb可以竖直地延伸穿过上堆叠结构610b，并可以暴露沟道牺牲层615的上表面。

参照图34，可以选择性地去除沟道牺牲层615。可以在下沟道孔chha和上沟道孔chhb中形成沟道结构c。沟道结构c可以包括信息存储层620、沟道层630和掩埋介电层635。信息存储层620和沟道层630可以在下沟道孔chha的内壁和上沟道孔chhb的内壁处共形地形成。掩埋介电层635可以填充下沟道孔chha的内部和上沟道孔chhb的内部。

返回参照图31，可以去除牺牲层406和钝化层404，并可以形成导电线460。导电线460可以与沟道层630的侧表面邻接。随后，可以形成掩埋层450以延伸穿过下堆叠结构610a和上堆叠结构610b，并可以在上堆叠结构610b上形成子位线栓161、子位线163、位线栓165和位线166。

图35是根据发明构思的一些示例实施例的半导体器件的竖直截面图。

参照图35，半导体器件700可以包括设置在堆叠结构110的下部的上接合层702、设置在外围电路结构ps上的下接合层704和竖直地延伸穿过堆叠结构110的沟道结构c。上接合层702的下表面可以与下接合层704的上表面邻接并可以电连接到下接合层704的上表面。沟道结构c可以包括信息存储层720、沟道层730和掩埋介电层735。上接合层702可以连接到沟道结构c。下接合层704可以连接到外围电路布线32。在一些示例实施例中，上接合层702和下接合层704可以是沿一个方向延伸的线，并且上接合层702和下接合层704可以沿不同的方向延伸。半导体器件700还可以包括形成在上接合层702中以延伸穿过上接合层702的介电层。另外，半导体器件700还可以包括形成在下接合层704中以延伸穿过下接合层704的介电层。

图36至图39是示出了根据发明构思的一些示例实施例的制造半导体器件的方法的工艺顺序的竖直截面图。

参照图36，可以在衬底102上形成下介电层104。堆叠结构110可以包括交替堆叠并可以形成在下介电层104上的多个透明导电氧化物层112和多个介电层114。可以形成沟道结构c以竖直地延伸穿过衬底102的一部分、下介电层104和堆叠结构110。沟道结构c可以包括信息存储层720、沟道层730和掩埋介电层735，并且沟道结构c的下表面可以位于比衬底102的上表面低的水平高度处。可以在沟道结构c的上表面形成导电焊盘140。

参照图37，可以相邻于沟道结构c形成掩埋层150。掩埋层150可以竖直地延伸穿过堆叠结构110，并可以在掩埋层150的侧表面形成侧间隔物152。可以在堆叠结构110上形成子位线栓161、子位线163、位线栓165和位线166。

参照图38，可以去除衬底102。在一些示例实施例中，可以在位线166上形成载体，可以将衬底102翻转以使衬底102的下表面面向上，并且可以去除衬底102。可以通过诸如化学机械抛光工艺的平坦化工艺来去除衬底102。在去除衬底102的工艺中，可以去除沟道结构c的下部的一部分，并且可以暴露沟道层730。信息存储层720、沟道层730和掩埋介电层735可以与下介电层104的下表面共面。

参照图39，可以形成上接合层702，以覆盖下介电层104、掩埋层150、信息存储层720、沟道层730和掩埋介电层735的暴露的部分。上接合层702可以包括诸如多晶硅的半导体材料和/或金属材料。

返回参照图35，可以将形成在外围电路结构ps上的下接合层704接合到上接合层702。下接合层704可以包括与上接合层702相同的材料。沟道层730可以经由上接合层702和下接合层704电连接到外围电路结构ps的外围电路布线32。

从以上描述显而易见的是，根据本公开的示例实施例，可以在堆叠结构中使用透明导电氧化物层，由此可以简化制造工艺并且可以降低生产成本。

尽管已经参照附图描述了发明构思的示例实施例，但是本领域技术人员应当理解，在不脱离发明构思的范围并且不改变其基本特征的情况下，可以进行各种修改。因此，上述实施例应仅在描述性意义上考虑，而不是出于限制的目的。