半导体结构及其制造方法与闪存与流程

1.本发明涉及一种半导体结构及其制造方法，尤其涉及一种关于在衬底的周边区中具有栅介电层的半导体结构及其制造方法与闪存。


背景技术：

2.随着半导体装置的微型化趋势，半导体组件的尺寸也随之缩小。对于闪存来说，组件尺寸的缩小会导致工艺困难度增加，因而无法增加控制栅极与浮动栅极之间的覆盖区域，进而无法有效地提高存储器结构的栅极耦合率(gate coupling ratio，gcr)。
3.此外，对于衬底的周边区来说，在形成周边组件(例如逻辑组件)时，通常会先于有源区中的衬底上形成栅介电层，然后再于栅介电层上形成栅极。然而，在形成栅介电层之前需先移除设置在有源区中的衬底上的氧化层，以通过隔离结构界定出底面宽度大于有源区的顶面宽度且暴露出有源区的开口。如此一来，后续形成于开口中的栅介电层在有源区的边缘处往往具有较薄的厚度，导致栅介电层的厚度不均，因而对组件效能造成影响。再者，由于有源区的边缘处的栅介电层厚度较薄，因此在操作组件的过程中容易于有源区的边缘处发生漏电流。


技术实现要素：

4.本发明是针对一种半导体结构及其制造方法与闪存，可使衬底的周边区中的栅介电层具有均匀的厚度，从而避免漏电流的发生。
5.根据本发明的实施例，半导体结构包括衬底、多个第一隔离结构、氧化物层以及栅极结构。所述衬底具有周边区。所述多个第一隔离结构在所述周边区中将所述衬底界定出第一有源区。所述氧化物层设置于所述第一有源区中的所述衬底上。所述氧化物层被所述多个第一隔离结构覆盖，且所述氧化物层与所述多个第一隔离结构界定出暴露所述衬底的开口。所述栅极结构设置于所述第一有源区中的所述衬底上，且包括栅介电层以及栅极。所述栅介电层设置于所述开口中的所述衬底上，使所述氧化物层位于所述栅介电层的周围。所述栅极设置于所述栅介电层上，且所述栅极的底表面的宽度小于所述第一有源区的顶表面的宽度。
6.根据本发明的实施例，半导体结构的制造方法包括以下步骤。首先，于衬底的周边区中形成多个第一隔离结构，以在所述多个第一隔离结构之间的所述衬底界定出第一有源区。接着，于所述第一有源区中的所述衬底上形成氧化物层。所述氧化物层被所述多个第一隔离结构覆盖，且所述氧化物层与所述多个第一隔离结构界定出暴露所述衬底的开口。之后，于所述第一有源区中的所述衬底上形成栅极结构。此外，形成所述栅极结构的步骤包括以下步骤。首先，在所述开口中的所述衬底上形成栅介电层，使所述氧化物层位于所述栅介电层的周围。之后，在所述栅介电层上形成栅极。所述栅极的底表面的宽度小于所述第一有源区的顶表面的宽度。
7.根据本发明的实施例，闪存包括衬底、多个隔离结构、存储器结构以及栅极结构。
所述衬底具有存储器区与周边区。所述多个隔离结构将所述衬底界定出有源区。所述存储器结构设置于所述存储器区中的所述衬底上。所述存储器结构包括隧穿介电层、浮动栅极、导电间隔件、控制栅极以及栅间介电层。所述隧穿介电层设置于所述有源区中的所述衬底上。所述浮动栅极设置于所述隧穿介电层上。所述导电间隔件设置于所述浮动栅极的侧壁上。所述控制栅极覆盖所述浮动栅极与所述导电间隔件。所述栅间介电层设置于所述控制栅极与所述浮动栅极之间以及所述控制栅极与所述导电间隔件之间。所述栅极结构设置于所述周边区中的所述有源区中的所述衬底上。所述栅极结构的底表面的宽度小于所述周边区的所述有源区的顶表面的宽度。
8.基于上述，在本发明的半导体结构的周边区中，有源区的边缘处设置有氧化物层，使得后续形成于氧化物层所界定的开口中的栅介电层可具有均匀的厚度，且可有效地避免漏电流的产生。此外，在本发明的闪存中，存储器结构中的浮动栅极的侧壁上设置有导电间隔件，因此可提高存储器结构的栅极耦合率。另外，周边区中的栅极结构的底表面的宽度小于周边区中的有源区的顶表面的宽度，使得栅极结构中的栅介电层可具有均匀的厚度，且可有效地避免漏电流的产生。
附图说明
9.图1a至图1j为依照本发明实施例的半导体结构的制造流程剖面示意图。
具体实施方式
10.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
11.图1a至图1j为依照本发明实施例的半导体结构的制造流程剖面示意图。
12.首先，参照图1a，提供衬底100。衬底100例如为硅衬底。衬底100具有周边区100a与存储器区100b。周边区100a为用以形成各种周边组件(例如逻辑组件)的区域，而存储器区100b为用以形成各种存储器结构(例如闪存单元)的区域。接着，于衬底100上依序形成氧化物材料层102、第一导电层104、第一掩模层106。在本实施例中，第一导电层104例如为多晶硅层，其用以制作后续所形成的存储器结构中的浮动栅极。此外，在本实施例中，第一掩模层106例如为氧化硅层或氮化硅层，但本发明不限于此。在其他实施例中，第一掩模层106也可以是由氮化硅层与氧化硅层所构成的复合掩模层。
13.接着，参照图1b，将周边区100a中的第一导电层104与第一掩模层106图案化，以于周边区100a中的氧化物材料层102上形成第一堆叠结构108a。在本实施例中，仅示出1个第一堆叠结构108a，但本发明不对此作限定。详细地说，在本实施例中，于第一掩模层106上形成覆盖存储器区100b以及部分周边区100a的图案化光刻胶层(未示出)，然后进行各向异性蚀刻工艺(例如反应性离子蚀刻(rie)工艺)，移除周边区100a中的部分第一导电层104与第一掩模层106，以于周边区100a中形成第一图案化导电层104a与第一图案化掩模层106a。之后，移除图案化光刻胶层。将周边区100a中的第一导电层104与第一掩模层106图案化的方法为本领域技术人员所熟知，本发明不对此作限定。第一图案化导电层104a与第一图案化掩模层106a构成第一堆叠结构108a。然后，部分地移除第一堆叠结构108a中的第一图案化导电层104a，以使第一图案化导电层104a的宽度小于第一图案化掩模层106a的宽度。在本
实施例中，移除部分第一图案化导电层104a的方法例如是进行干蚀刻工艺。
14.然后，参照图1c，将存储器区100b中的第一导电层104与第一掩模层106图案化，以于存储器区100b中的的氧化物材料层102上形成第二堆叠结构108b。在本实施例中，仅示出3个第二堆叠结构108b，但本发明不对此作限定。详细地说，在本实施例中，形成覆盖周边区100a以及部分存储器区100b的图案化掩模层(未示出)，然后进行各向异性蚀刻工艺(例如反应性离子蚀刻工艺)，移除存储器区100b中的部分第一导电层104与第一掩模层106，以于存储器区100b中形成第二图案化导电层104b与第二图案化掩模层106b。之后，移除图案化掩模层。将存储器区100b中的第一导电层104与第一掩模层106图案化的方法为本领域技术人员所熟知，本发明不对此作限定。第二图案化导电层104b与第二图案化掩模层106b构成第二堆叠结构108b。
15.之后，以第一堆叠结构108a与第二堆叠结构108b为掩模，进行各向异性蚀刻工艺(例如反应性离子蚀刻工艺)，部分地移除氧化物材料层102与衬底100，以于周边区100a中形成第一沟槽110a以及于存储器区100b中形成第二沟槽110b。在周边区100a中，第一沟槽110a之间界定出第一有源区100a’，且在存储器区100b中，第二沟槽110b之间界定出第二有源区100b’。此外，保留于第一有源区100a’与第二有源区100b’中的衬底100上的氧化物材料层102形成为氧化物层102a。此时，周边区100a中的氧化物层102a的侧壁与第一有源区100a’的顶表面的边界对准，而存储器区100b中的氧化物层102a的侧壁与第二有源区100b’的顶表面的边界对准。另外，第二有源区100b’中的氧化物层102a与第二图案化导电层104b可分别作为后续所形成的存储器结构中的隧穿介电层以及浮动栅极。
16.在本实施例中，由于存储器区100b中的组件密集度高于周边区100a中的组件密集度，因此在进行上述的各向异性蚀刻工艺之后，所形成的第一沟槽110a的深度大于第二沟槽110b的深度。
17.接着，参照图1d，于第一沟槽110a中形成第一隔离结构112a以及于第二沟槽110b中形成第二隔离结构112b。在周边区100a中，第一隔离结构112a覆盖部分氧化物层102a的表面。详细地说，在本实施例中，在形成第一沟槽110a与第二沟槽110b之后，于衬底100上形成隔离材料层，且使隔离材料层覆盖第一堆叠结构108a与第二堆叠结构108b并填满第一沟槽110a与第二沟槽110b。隔离材料层例如为自旋玻璃(spin-on glass，sog)层。然后，进行平坦化工艺(例如化学机械研磨(cmp)工艺)，移除部分隔离材料层，直到暴露出第一堆叠结构108a的顶面与第二堆叠结构108b的顶面。然后，形成掩模层(例如光刻胶层)以覆盖周边区100a。接着，以掩模层以及第二堆叠结构108b为掩模，进行干蚀刻工艺来移除部分第二隔离结构112b，使得第二隔离结构112b的顶面低于第一隔离结构112a的顶面。之后，将掩模层移除。由此，在第二堆叠结构108b之间的第二隔离结构112b上形成凹槽。
18.然后，请参照图1e，进行全面性的(blanket)干蚀刻工艺，移除部分第一隔离结构112a以及部分第二隔离结构112b，使得第一隔离结构112a的顶面与第二隔离结构112b的顶面降低至相同的水平高度处，且不低于第二图案化导电层104b的顶面。在本实施例中，第一隔离结构112a的顶面与第二隔离结构112b的顶面降低至与第二图案化导电层104b的顶面共平面。
19.特别一提的是，在本实施例中，虽然存储器区100b中的组件密集度不同于周边区100a中的组件密集度会影响这二个区域中的蚀刻速率，但是由于在图1d所述的步骤中使第
二隔离结构112b的顶面适度地低于第一隔离结构112a的顶面，因此在图1e所述的干蚀刻工艺之后，可使得第一隔离结构112a的顶面与第二隔离结构112b的顶面降低至相同的水平高度处变得容易控制。
20.之后，将第一图案化掩模层106a与第二图案化掩模层106b移除。然后，于第一堆叠结构108a、第二堆叠结构108b、第一隔离结构112a与第二隔离结构112b上形成保护层114。在本实施例中，保护层114例如为氮化物层，但本发明不限于此。在其他实施例中，保护层114也可以是由氧化物层与氮化物层所构成的复合层。
21.接着，参照图1f，形成掩模层(例如光刻胶层)以覆盖存储器区100b。然后，以掩模层为掩模，进行各向异性蚀刻工艺(例如反应性离子蚀刻工艺)来移除周边区100a中的保护层114。之后，将掩模层移除。然后，将第一图案化导电层104a移除，以暴露出部分氧化物层102a。在暴露出部分氧化物层102a之后，可进行离子植入工艺，将掺质植入周边区100a中的衬底100中，以调整第一有源区100a’中的衬底100的导电型态。之后，可移除周边区100a中的部分第一隔离结构112a，以降低第一隔离结构112a的顶面高度，但本发明不限于此。在本实施例中，由于保护层114覆盖存储器区100b，因此在移除第一图案化导电层104a以及部分第一隔离结构112a时可避免存储器区100b中的膜层受损。
22.然后，参照图1g，移除周边区100a中未被第一隔离结构112a覆盖的氧化物层102a，以暴露出部分衬底100。此时，剩余的氧化物层102a位于第一有源区100a’的边缘处而形成为氧化物层116，且氧化物层116被第一隔离结构112a覆盖。接着，于周边区100a中被第一隔离结构112a暴露出的衬底100上形成介电层118。在本实施例中，介电层118例如为氧化物层，其用以作为后续所形成的周边组件(例如逻辑组件)中的栅介电层。此时，氧化物层116位于介电层118的周围。此外，介电层118的厚度可大于或等于氧化物层116的厚度，亦即氧化物层116的顶面不高于所述栅介电层的顶面。之后，于衬底100上形成栅极材料层120。栅极材料层120覆盖保护层114、第一隔离结构112a以及介电层118。在本实施例中，栅极材料层120例如为多晶硅层，其用以作为后续所形成的周边组件(例如逻辑组件)中的栅极。
23.接着，参照图1h，移除存储器区100b中的栅极材料层120，且保留周边区100a中的栅极材料层120。然后，移除保护层114，以暴露出存储器区100b中的第二图案化导电层104b与第二隔离结构112b。之后，进行蚀刻工艺，移除部分第二隔离结构112b，以适度地低于第二图案化导电层104b的顶面，但不低于氧化物层102a的顶面。在本实施例中，在移除部分第二隔离结构112b之后，第二隔离结构112b的顶面与氧化物层102a的顶面共平面。如此一来，可使第二图案化导电层104b的侧壁达到最大程度的暴露，以利于提高后续所形成的存储器结构的栅极耦合率。
24.之后，于第二图案化导电层104b的侧壁上形成导电间隔件122。在本实施例中，导电间隔件122的材料例如为多晶硅。导电间隔件122的形成方法例如是先于衬底100上共形地形成一层间隔件材料层，然后进行各向异性蚀刻工艺，以移除部分的间隔件材料层。此时，导电间隔件122形成于第二图案化导电层104b的侧壁上，因此导电间隔件122的底面不会低于氧化物层102a的顶面。
25.在本实施例中，取决于相邻的第二图案化导电层104b之间的间距以及后续所形成的存储器结构中的栅间介电层与控制栅极的厚度，导电间隔件122的宽度(间隔件材料层的厚度)与第二图案化导电层104b的宽度的比不超过1：4.5。较佳地，导电间隔件122的宽度与
第二图案化导电层104b的宽度的比介于1：9至1：4.5之间。举例来说，当第二图案化导电层104b的宽度为45nm时，导电间隔件122的宽度不超过10nm，较佳地介于5nm至10nm之间。导电间隔件122可用以增加后续所形成的存储器结构中的浮动栅极的尺寸，以提高存储器结构的栅极耦合率。换个角度来说，导电间隔件122以及第二图案化导电层104b亦可整体地视为存储器结构中的浮动栅极。
26.然后，参照图1i，形成介电层124，以覆盖第二图案化导电层104b与导电间隔件122。在本实施例中，介电层124共形地形成于衬底100上。此外，在本实施例中，介电层124例如为氧化物层，但本发明不限于此。在其他实施例中，介电层124也可以是由氧化硅层、氮化硅层与氧化硅层所构成的复合介电层，亦即熟知的ono复合介电层。接着，于介电层124上形成第二导电层126。在本实施例中，第二导电层126例如为多晶硅层，其用以制作后续所形成的存储器结构中的控制栅极。
27.之后，参照图1j，移除周边区100a中的第二导电层126与介电层124，以暴露出栅极材料层120。此时，保留于存储器区100b中的第二导电层126作为存储器结构中的控制栅极。然后，将周边区100a中的栅极材料层120图案化，以形成栅极120a。栅极120a包括位于介电层118上的第一部分121a与位于第一部分121a上的第二部分121b，且第一部分121a的宽度小于第二部分121b的宽度。换句话说，在本实施例中，栅极120a的底表面的宽度小于第一有源区100a’的顶表面的宽度。如此一来，完成了本实施例的半导体结构10的制作。
28.在本实施例的半导体结构10中，由于存储器结构中的浮动栅极(第二图案化导电层104b)的侧壁上设置有导电间隔件122，因此当组件尺寸逐渐减小时，存储器结构仍可具有足够的栅极耦合率，以避免存储器结构的效能降低。
29.此外，对于周边区100a的周边组件来说，由于第一有源区100a’的边缘处设置有氧化物层102a，因此后续形成于氧化物层102a所界定的开口中的栅介电层(介电层118)可具有均匀的厚度，解决了习知的半导体结构在周边区的栅介电层厚度在有源区的边缘处较薄的问题，且因此有效地避免漏电流的产生。
30.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。