包括存储单元串的垂直非易失性存储器件的制作方法

1.发明构思涉及包括存储单元串的垂直非易失性存储器件。


背景技术：

2.用作半导体存储器件的非易失性存储器件包括多个存储单元，所述多个存储单元即使在电源断开时也可以存储信息并且在供电时可以再次使用所存储的信息。作为非易失性存储器件的示例，非易失性存储器件可以在移动电话、数码相机、个人数字助理(pda)、移动计算机设备、固定计算机设备和其他设备中使用。
3.近来，已经对在形成下一代神经形态计算平台或神经网络的芯片中使用三维(或垂直)nand(vnand)进行了研究。特别地，需要具有高密度和低功率特性并能够随机访问存储单元的技术。


技术实现要素：

4.提供了包括使用电阻变化材料的存储单元串的垂直非易失性存储器件。
5.特别地，提供了包括电介质膜的垂直非易失性存储器件，该电介质膜在存储单元串中在半导体层与电阻变化层之间包括半导体层的材料和电阻变化层的材料的混合物。
6.另外的方面将在下面的描述中被部分地阐述，并将部分地自该描述明显，或者可以通过实践本公开的所呈现的实施方式而获悉。
7.根据实施方式，一种非易失性存储器件包括多个存储单元串。所述多个存储单元串中的每个包括：半导体层，在第一方向上延伸并具有与第二表面相反的第一表面；多个栅极和多个绝缘体，在垂直于第一方向的第二方向上延伸，所述多个栅极和所述多个绝缘体在第一方向上交替地布置；栅极绝缘层，在所述多个栅极与半导体层的第一表面之间以及在所述多个绝缘体与半导体层的第一表面之间沿第一方向延伸；以及电介质膜，在半导体层的第二表面上沿第一方向延伸，电介质膜具有分布在其中的多个可移动的氧空位。
8.在一些实施方式中，电介质膜可以包括半导体层的材料和过渡金属氧化物的混合物。
9.例如，在一些实施方式中，半导体层的材料可以包括si、ge、铟镓锌氧化物(igzo)和gaas中的至少一种。
10.此外，在一些实施方式中，过渡金属氧化物可以包括例如锆(zr)、铪(hf)、铝(al)、镍(ni)、铜(cu)、钼(mo)、钽(ta)、钛(ti)、钨(w)、铬(cr)、锶(sr)、镧(la)、锰(mn)、钙(ca)和镨(pr)中的至少一种的氧化物。
11.作为一个示例，在一些实施方式中，半导体层的材料在电介质膜中的比例可以为例如约20at.％至约80at.％。
12.作为另一示例，在一些实施方式中，半导体层的材料在电介质膜中的比例可以为例如约40at.％至约60at.％。
13.在一些实施方式中，在电介质膜的整个区域中，半导体层的材料在电介质膜中的
比例可以在例如约10％的偏差范围内恒定。
14.此外，在一些实施方式中，电介质膜在第二方向上的宽度可以为例如约1.5nm至约10nm。
15.在一些实施方式中，在电介质膜的整个区域中，电介质膜的所述宽度可以在例如约10％的偏差范围内恒定。
16.在一些实施方式中，电介质膜可以包括多个第一层和多个第二层。所述多个第一层可以由半导体层的材料形成，所述多个第二层可以由过渡金属氧化物形成。所述多个第一层和所述多个第二层可以在第一方向上交替地布置。
17.例如，在一些实施方式中，所述多个第一层和所述多个第二层可以通过原子层沉积法或化学气相沉积法形成。
18.在一些实施方式中，每个第一层的厚度和每个第二层的厚度可以为例如约0.1nm至约1nm。
19.作为一个示例，在一些实施方式中，每个第一层的厚度与每个第一层和每个第二层的厚度之和的比率可以为例如约20％至约80％。
20.作为另一示例，在一些实施方式中，每个第一层的厚度与每个第一层和每个第二层的厚度之和的比率可以为例如约40％至约60％。
21.在一些实施方式中，在电介质膜的整个区域中，每个第一层的厚度与每个第一层和每个第二层的厚度之和的比率可以在例如约10％的偏差范围内恒定。
22.在一些实施方式中，所述多个存储单元串中的每个还可以包括面对半导体层的第二表面并在第一方向上延伸的电阻变化层，电介质膜可以在半导体层的第二表面与电阻变化层之间。
23.在一些实施方式中，电介质膜可以包括半导体层的材料和电阻变化层的材料的混合物。
24.在这种情况下，所述多个存储单元串中的每个对应存储单元串可以包括多个存储单元，所述多个存储单元布置成对应存储单元串的垂直堆叠结构。对应存储单元串中的所述多个存储单元中的每个对应存储单元可以由以下限定：所述多个栅极之中的在对应存储单元中的对应栅极；对应存储单元串的半导体层的在第二方向上邻近对应栅极的部分；对应存储单元串的栅极绝缘层的在第二方向上邻近对应栅极的部分；对应存储单元串的电介质膜的在第二方向上邻近对应栅极的部分；以及对应存储单元串的电阻变化层的在第二方向上邻近对应栅极的部分。
25.在一些实施方式中，该非易失性存储器件还可以包括控制逻辑和位线。控制逻辑可以被配置为控制施加到所述多个存储单元串中的至少一个存储单元串的电压，使得在读取模式期间，第一电压施加到未被选择的存储单元并且第二电压施加到被选择的存储单元。第一电压可以使电流仅流过未被选择的存储单元的半导体层。第二电压可以使电流流过被选择的存储单元的半导体层、电介质膜和电阻变化层的全部。位线可以被配置为在读取模式期间将读取电压施加到被选择的存储单元。未被选择的存储单元和被选择的存储单元可以在所述多个存储单元串中的存储单元之中。被选择的存储单元可以在所述多个存储单元串之中的被选择的存储单元串中。
26.在一些实施方式中，第二电压的绝对值可以小于第一电压的绝对值。
27.在一些实施方式中，第二电压可以具有一值，该值使被选择的存储单元的半导体层的电阻大于或等于被选择的存储单元的电介质膜的电阻和电阻变化层的电阻的组合电阻的最小电阻。
28.此外，在一些实施方式中，第二电压可以具有一值，该值使被选择的存储单元的半导体层的电阻小于或等于被选择的存储单元的电介质膜的电阻和电阻变化层的电阻的组合电阻的最大电阻。
29.在一些实施方式中，控制逻辑可以被配置为在与读取模式不同的模式期间将第三电压施加到被选择的存储单元，用于使电流仅流过被选择的存储单元串中的被选择的存储单元的电介质膜和电阻变化层，第二电压的绝对值可以大于第三电压的绝对值。
30.在一些实施方式中，控制逻辑可以被配置为在编程模式下控制施加到所述多个存储单元串中的至少一个存储单元串的电压。控制逻辑可以被配置为在编程模式期间将第一电压施加到未被选择的存储单元并将第三电压施加到被选择的存储单元。位线可以被配置为在编程模式期间将正编程电压施加到被选择的存储单元。
31.电介质膜被配置使得，响应于正编程电压通过位线施加到被选择的存储单元，氧空位可以在被选择的存储单元串的电介质膜的与被选择的存储单元对应的部分区域中朝向被选择的存储单元串的半导体层与被选择的存储单元串的电介质膜之间的界面移动，氧空位的密度可以在被选择的存储单元串的半导体层与被选择的存储单元串的电介质膜之间的界面处增大，以及被选择的存储单元串的电介质膜的所述部分区域的电阻可以减小。
32.此外，在一些实施方式中，电介质膜可以被配置为具有至少四种不同的电阻状态。
33.在一些实施方式中，电介质膜可以被配置为基于电子可在由氧空位形成的陷阱中被俘获和脱困的现象而改变其电阻状态。
34.在一些实施方式中，控制逻辑可以被配置为在擦除模式下控制施加到所述多个存储单元串中的至少一个存储单元串的电压。控制逻辑可以被配置为在擦除模式期间将第一电压施加到未被选择的存储单元并将第三电压施加到被选择的存储单元。位线可以被配置为在擦除模式期间将负擦除电压施加到被选择的存储单元。
35.在一些实施方式中，电介质膜被配置使得，响应于负擦除电压通过位线施加到被选择的存储单元，氧空位可以在被选择的存储单元串的电介质膜的与被选择的存储单元对应的部分区域中在远离被选择的存储单元串的半导体层与被选择的存储单元串的电介质膜之间的界面的方向上移动，氧空位的密度在被选择的存储单元串的半导体层与被选择的存储单元串的电介质膜之间的界面处减小，以及被选择的存储单元串的电介质膜的所述部分区域的电阻增大。
36.根据实施方式，一种非易失性存储器件包括：衬底；多条位线，在第一方向上延伸；以及多个存储单元串，在衬底上彼此间隔开并在垂直于第一方向的垂直方向上延伸。所述多个存储单元串中的每个连接到所述多条位线之中的对应位线。所述多个存储单元串中的每个包括电阻变化层、围绕电阻变化层的电介质膜、围绕电介质膜的半导体层、围绕半导体层的栅极绝缘层、以及围绕栅极绝缘层的多个栅极和多个绝缘体。所述多个栅极和所述多个绝缘体可以在垂直方向上交替地堆叠。所述多条位线可以与在垂直于第一方向和垂直方向的第二方向上延伸的所述多个栅极交叉。所述多个存储单元串中的每个包括一个堆叠在另一个上的多个存储单元。所述多个存储单元之中的每个存储单元由在所述多个存储单元
串中的同一个存储单元串中处于相同高度处的以下限定：所述多个栅极之中的连接到电阻变化层的对应部分的对应栅极；电阻变化层的对应部分；电介质膜的对应部分；半导体层的对应部分；以及栅极绝缘层的对应部分。每个存储单元被配置为具有在电介质膜的对应部分内部的响应于施加到对应栅极和与该存储单元连接的对应位线的电压的可移动的氧空位。
37.在一些实施方式中，该非易失性存储器件还可以包括联接到所述多个栅极的控制逻辑。控制逻辑可以被配置为通过在使用连接到被选择的存储单元串的对应位线将读取电压施加到被选择的存储单元串的同时使用所述多个栅极中的两个栅极将第一电压施加到未被选择的存储单元并将第二电压施加到被选择的存储单元来读取被选择的存储单元。被选择的存储单元串可以包括在被选择的存储单元串中的所述多个存储单元之中的被选择的存储单元和未被选择的存储单元。第一电压可以使电流仅流过未被选择的存储单元的半导体层的对应部分。第二电压可以使电流流过被选择的存储单元的半导体层的对应部分、电介质膜的对应部分和电阻变化层的对应部分。
38.在一些实施方式中，该非易失性存储器件还可以包括联接到所述多个栅极的控制逻辑。控制逻辑可以被配置为通过在使用连接到被选择的存储单元串的对应位线将正编程电压施加到被选择的存储单元串的同时使用所述多个栅极中的两个栅极将第一电压施加到未被选择的存储单元并将关断电压施加到被选择的存储单元来对被选择的存储单元进行编程。被选择的存储单元串可以包括在被选择的存储单元串中的所述多个存储单元之中的被选择的存储单元和未被选择的存储单元。第一电压可以使电流仅流过未被选择的存储单元的半导体层的对应部分。关断电压可以使电流流过被选择的存储单元的电介质膜的对应部分和电阻变化层的对应部分。
39.在一些实施方式中，该非易失性存储器件还可以包括联接到所述多个栅极的控制逻辑。控制逻辑可以被配置为通过在使用连接到被选择的存储单元串的对应位线将负擦除电压施加到被选择的存储单元串的同时使用所述多个栅极中的两个栅极将第一电压施加到未被选择的存储单元并将关断电压施加到被选择的存储单元来擦除被选择的存储单元。被选择的存储单元串可以包括在被选择的存储单元串中的所述多个存储单元之中的被选择的存储单元和未被选择的存储单元。第一电压可以使电流仅流过未被选择的存储单元的半导体层的对应部分。关断电压可以使电流流过被选择的存储单元的电介质膜的对应部分和电阻变化层的对应部分。
40.在一些实施方式中，电阻变化层可以包括锆(zr)、铪(hf)、铝(al)、镍(ni)、铜(cu)、钼(mo)、钽(ta)、钛(ti)、钨(w)、铬(cr)、锶(sr)、镧(la)、锰(mn)、钙(ca)和镨(pr)中的至少一种的氧化物。半导体层可以包括硅、锗、铟镓锌氧化物(igzo)或gaas。栅极绝缘层可以包括硅氧化物。电介质膜可以包括半导体层的材料和过渡金属氧化物的混合物。
附图说明
41.本公开的某些实施方式的以上及其他方面、特征和效果将由以下结合附图的描述更加明显，附图中：
42.图1是示出根据实施方式的存储系统的框图；
43.图2是示出图1所示的存储器件的实现示例的框图；
44.图3是示出图1所示的存储单元阵列的框图；
45.图4是示出根据实施方式的与存储块对应的等效电路的图；
46.图5是示意性地示出根据实施方式的与存储块对应的物理结构的透视图；
47.图6a是示出图5所示的存储块的xz平面的截面的剖视图；
48.图6b是示出图5所示的存储块的yz平面的截面的剖视图；
49.图7是示出根据实施方式的在非易失性存储器件的编程模式下根据图4的存储块的等效电路的图；
50.图8是示意性地示出根据实施方式的在编程模式下在电介质膜和电阻变化层中的电流移动的图；
51.图9是示出根据实施方式的在存储块的读取模式下的等效电路的图；
52.图10是示出根据实施方式的在读取模式下在被选择的存储单元中的电流移动的图；
53.图11是示出根据实施方式的设计为测试存储单元的操作的结构的透射电子显微镜(tem)照片；
54.图12示出了模拟在图11所示的结构中在用于引起电阻变化的操作条件下的电场分布的结果；
55.图13是示出在图11所示的结构中电场强度根据水平距离的变化的曲线图；
56.图14和图15是示出图11所示的结构的电阻变化特性的示例曲线图；
57.图16a和图16b是示出引起存储单元的电介质膜中的电阻变化的氧空位移动的概念示例图；
58.图17是示意性地示出根据实施方式的在存储单元中的电介质膜的结构的剖视图；以及
59.图18是示出神经形态装置和连接到其的外部器件的图。
具体实施方式
60.现在将详细参照实施方式，实施方式的示例在附图中示出，其中，同样的附图标记始终指代同样的元件。就此而言，本公开的实施方式可以具有不同的形式，并且不应被解释为限于在此阐述的描述。因此，下面通过参照附图仅描述实施方式以解释各方面。如在此所使用地，术语“和/或”包括一个或更多个相关所列举项目的任何及所有组合。诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。例如，“a、b和c中的至少一个”、“a、b或c中的至少一个”、“a、b、c或其组合中的一个”以及“a、b、c和其组合中的一个”分别可以被解释为覆盖以下组合中的任何一个：a；b；a和b；a和c；b和c；以及a、b和c。
61.当术语“约”或“基本上”在本说明书中结合数值使用时，意图是相关联的数值包括围绕所述及的数值的制造公差或操作公差(例如，
±
10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精确，而是对形状的宽容在本公开的范围内。此外，无论数值或形状被修饰为“约”还是“基本上”，将理解，这些值和形状应被解释为包括围绕所述及的数值或形状的制造公差或操作公差(例如，
±
10％)。
62.在下文中，将参照附图详细描述包括存储单元串的垂直非易失性存储器件。在附
图中，同样的附图标记指代同样的元件，并且为了清楚和便于描述，附图中每个元件的尺寸可以被夸大。此外，下面将描述的实施方式仅是示例，并且从实施方式可以进行各种修改。
63.在下文中，被描述为“在
……
上方”或“在
……
上”不仅可以包括直接在
……
上方并接触，而且可以包括在
……
上方而不接触。除非上下文清楚地另行指示，否则单数表述包括复数表述。此外，当一部件被描述为“包括”某一配置元件时，意思是该部件还可以包括其他配置元件而不排除其他配置元件，除非另有说明。
64.术语“以上描述的”和类似术语可以针对单数和复数使用。如果明显地描述了配置方法的步骤的序列或者没有矛盾的描述，则该序列可以按适当的顺序来执行，并且不限于所描述的顺序。
65.此外，说明书中描述的诸如
“……
单元/部分”、“模块”等的术语意思是用于处理至少一个功能或操作的单元，其可以被实现为硬件、或软件、或硬件和软件的组合。
66.附图所示的配置元件或连接构件之间的线的连接以示例的方式表示功能连接和/或物理或电路连接，并且可以被替换或表示为在实际器件中的附加的各种功能连接、物理连接或电路连接。
67.所有示例或示例性术语仅是出于详细描述技术构思的目的，并且除非由权利要求限定，否则范围不受示例或示例性术语的限制。
68.图1是示出根据实施方式的存储系统的框图。参照图1，根据实施方式的存储系统10可以包括存储控制器100和存储器件200。存储控制器100可以对存储器件200执行控制操作，并且作为示例，存储控制器100可以将地址add和命令cmd提供到存储器件200，从而对存储器件200执行编程(或写入)、读取和擦除操作。此外，用于编程操作的数据和读取的数据可以在存储控制器100与存储器件200之间被发送和接收。
69.存储器件200可以包括存储单元阵列210和电压产生器件220。存储单元阵列210可以包括布置在多条字线和多条位线交叉的区域中的多个存储单元。存储单元阵列210可以包括以非易失性方式存储数据的非易失性存储单元，并且可以包括诸如nand闪存单元阵列210或nor闪存单元阵列210的闪存单元作为非易失性存储单元。在下文中，将在假设存储单元阵列210包括闪存单元阵列210的情况下详细描述发明构思的实施方式，因此，存储器件200是非易失性存储器件。
70.存储控制器100可以包括写入/读取控制器110、电压控制器120和数据确定处理器130。
71.写入/读取控制器110可以产生用于对存储单元阵列210执行编程、读取和擦除操作的地址add和命令cmd。此外，电压控制器120可以产生用于控制非易失性存储器件200中使用的至少一个电压电平的电压控制信号。例如，电压控制器120可以产生电压控制信号，该电压控制信号用于控制用于从存储单元阵列210读取数据或将数据编程到存储单元阵列210的字线的电压电平。
72.数据确定处理器130可以对从存储器件200读取的数据执行辨别操作。例如，通过确定从存储单元读取的数据，可以确定存储单元之中的导通单元和/或关断单元的数量。作为操作示例，如果对多个存储单元执行编程，则可以通过使用期望的读取电压和/或备选地预定的读取电压来确定存储单元的数据状态，因此，可以确定对于所有单元是否正常完成了该编程。
73.存储器件200可以包括存储单元阵列210和电压产生器件220。如上所述，存储单元阵列210可以包括非易失性存储单元，例如，存储单元阵列210可以包括闪存单元。此外，闪存单元可以以各种形式来实现，并且例如，存储单元阵列210可以包括三维(或垂直)nand(vnand)存储单元。
74.存储控制器100、读取/写入控制器110、电压控制器120和数据确定处理器130可以利用处理电路来实现，该处理电路诸如为：包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。存储控制器100，连同读取/写入控制器110、电压控制器120和数据确定处理器130，可以基于用于控制在此讨论的存储器件200的操作的控制信号而操作，从而将存储控制器100以及在其中的读取/写入控制器110、电压控制器120和数据确定处理器130转换为专用处理电路。
75.图2是示出图1所示的存储器件200的实施示例的框图。参照图2，存储器件200还可以包括行解码器230、输入/输出电路240和控制逻辑250。
76.存储单元阵列210可以连接到一条或更多条串选择线ssl、多条字线wl1至wlm以及一条或更多条公共源极线csl，并且还可以连接到多条位线bl1至bln。电压产生器件220可以产生一个或更多个字线电压v1至vi，并且字线电压v1至vi可以被提供到行解码器230。用于编程、读取和擦除操作的信号可以通过位线bl1至bln被施加到存储单元阵列210。
77.此外，将要编程的数据可以通过输入/输出电路240被提供到存储单元阵列210，并且读取的数据可以通过输入/输出电路240被提供到外部器件(例如存储控制器)。控制逻辑250可以将与存储操作有关的各种控制信号提供到行解码器230和电压产生器件220。
78.字线电压vl至vi可以根据行解码器230的解码操作被提供到各条线ssl、wll至wlm和csl。例如，字线电压vl至vi可以包括串选择电压、字线电压和地选择电压，串选择电压可以被提供到一条或更多条串选择线ssl，字线电压可以被提供到一条或更多条字线wl1至wlm，地选择电压可以被提供到一条或更多条公共源极线csl。
79.控制逻辑250、电压产生器件220、行解码器230和输入/输出电路240可以利用处理电路来实现，该处理电路诸如为：包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。控制逻辑250，连同电压产生器件220、行解码器230和输入/输出电路240，可以基于用于控制在此讨论的存储单元阵列210的操作的控制信号而操作，从而将控制逻辑250转换为专用处理电路。
80.图3是示出图1所示的存储单元阵列的框图。参照图3，存储单元阵列210包括多个存储块blk1至blkz。每个存储块blk具有三维结构(或垂直结构)。例如，每个存储块blk可以包括在第一至第三方向上延伸的结构。例如，每个存储块blk可以包括在第二方向上延伸的多个存储单元串。此外，所述多个存储单元串可以在第一方向和第三方向上二维地布置。每个存储单元串连接到位线bl、串选择线ssl、字线wl和公共源极线csl。因此，存储块blk1至blkz中的每个可以连接到多条位线bl、多条串选择线ssl、多条字线wl和多条公共源极线csl。将参照图4更详细地描述存储块blk1至blkz。
81.图4是示出根据实施方式的与存储块对应的等效电路的图。例如，图4中示出了图3的存储单元阵列210的存储块blk1至blkz之一。参照图3和图4，存储块blk1至blkz中的每个包括多个存储单元串cs11至cskn。多个存储单元串cs11至cskn可以在行方向和列方向上二维地布置以形成多个行和多个列。存储单元串cs11至cskn中的每个包括一个或更多个存储单元mc和一个或更多个串选择晶体管sst。在存储单元串cs11至cskn的每个中的存储单元mc和串选择晶体管sst可以在高度方向上堆叠。
82.多个存储单元串cs11至cskn的多个行分别连接到不同的串选择线ssl1至sslk。例如，存储单元串cs11至cs1n的串选择晶体管sst共同连接到串选择线ssl1。存储单元串csk1至cskn的串选择晶体管sst共同连接到串选择线sslk。
83.此外，多个存储单元串cs11至cskn的多个列分别连接到不同的位线bl1至bln。例如，存储单元串cs11至csk1的存储单元mc和串选择晶体管sst可以共同连接到位线bl1，存储单元串cs1n至cskn的存储单元mc和串选择晶体管sst可以共同连接到位线bln。
84.此外，多个存储单元串cs11至cskn的多个行可以分别连接到不同的公共源极线csl1至cslk。例如，多个存储单元串cs11至cs1n的串选择晶体管sst可以共同连接到公共源极线csl1，多个存储单元串csk1至cskn的串选择晶体管sst可以共同连接到公共源极线cslk。
85.位于距衬底(或串选择晶体管sst)相同高度的存储单元mc可以共同连接到一条字线wl，位于不同高度的存储单元mc可以分别连接到不同的字线wl1至wlm。
86.图4所示的存储块是示例。发明构思的实施方式不限于图4所示的存储块。例如，多个存储单元串cs11至cskn的行数可以增加或减少。随着多个存储单元串cs11至cskn的行数改变，连接到存储单元串cs11至cskn的多个行的串选择线的数量以及存储单元串cs11至cskn之中的连接到一条位线的存储单元串的数量也可以改变。随着存储单元串cs11至cskn的行数改变，连接到存储单元串cs11至cskn的多个行的公共源极线的数量也可以改变。此外，存储单元串cs11至cskn的列数可以增加或减少。随着存储单元串cs11至cskn的列数改变，连接到存储单元串cs11至cskn的多个列的位线的数量以及存储单元串cs11至cskn之中的连接到一条串选择线的存储单元串的数量也可以改变。
87.存储单元串cs11至cskn中的每个的高度可以增大或减小。例如，在存储单元串cs11至cskn中的每个中堆叠的存储单元mc的数量可以增加或减少。随着在存储单元串cs11至cskn中的每个中堆叠的存储单元mc的数量改变，字线wl的数量也可以改变。例如，提供到存储单元串cs11至cskn中的每个的串选择晶体管可以增多。随着提供到存储单元串cs11至cskn中的每个的串选择晶体管的数量改变，串选择线或公共源极线的数量也可以改变。如果串选择晶体管的数量增加，则串选择晶体管可以以与存储单元mc相同的形式堆叠。
88.例如，可以对存储单元串cs11至cskn的每一行执行写入和读取。可以通过公共源极线csl针对每一行选择存储单元串cs11至cskn，并且可以通过串选择线ssl针对每一行选择存储单元串cs11至cskn。此外，在存储单元串cs11至cskn的被选择的行中，可以对每一页执行写入和读取。例如，页可以是连接到一条字线wl的一行存储单元mc。在存储单元串cs11至cskn的被选择的行中，可以通过字线wl针对每一页选择存储单元mc。
89.此外，在存储单元串cs11至cskn的每个中的存储单元mc可以对应于其中晶体管和电阻器并联连接的电路。例如，图5是示意性地示出根据实施方式的与存储块对应的物理结
构的透视图，图6a是示出图5所示的存储块的xz平面的截面的剖视图，图6b是示出图5所示的存储块的yz平面的截面的剖视图。
90.参照图5、图6a和图6b，存储块包括衬底501。衬底501可以包括掺有第一类型杂质的硅材料。例如，衬底501可以包括掺有p型杂质的硅材料。衬底501可以是例如p型阱(例如袋状p阱)。在下文中，假设衬底501是p型硅，但是衬底501不限于p型硅。
91.掺杂区域510形成在衬底501的上部区域中。例如，掺杂区域510是与衬底501电相反的第二类型区域。例如，掺杂区域510是n型区域。在下文中，假设掺杂区域510是n型区域。然而，掺杂区域510不限于n型区域。掺杂区域510可以成为公共源极线。
92.在水平方向(例如x方向和y方向)上延伸的多个栅极531和在水平方向上延伸的多个绝缘体532可以交替地布置在衬底501上。换言之，多个栅极531和多个绝缘体532可以在与水平方向正交的垂直方向(例如z方向)上交替地堆叠。例如，栅极531可以包括金属材料(例如铜、银等)和以高浓度掺杂的硅中的至少一种，多个绝缘体532可以包括硅氧化物，并且发明构思不限于此。每个栅极531连接到字线wl和串选择线ssl之一。
93.此外，存储块包括穿透在垂直方向上交替地布置的多个栅极531和多个绝缘体532的多个柱520。每个柱520可以由在水平方向上堆叠的多个层配置。在一个实施方式中，柱520的最外层可以是栅极绝缘层521。例如，栅极绝缘层521可以包括硅氧化物。栅极绝缘层521可以共形地沉积在多个栅极531和多个绝缘体532的侧表面上以在垂直方向上延伸。
94.此外，半导体层522可以沿着栅极绝缘层521的表面共形地沉积以在垂直方向上延伸。在一个实施方式中，半导体层522可以包括掺有第一类型杂质的硅材料。半导体层522可以包括掺有与衬底501相同类型的杂质的硅材料，并且例如，当衬底501包括掺有p型杂质的硅材料时，半导体层522也可以包括掺有p型杂质的硅材料。备选地，半导体层522也可以包括诸如ge、铟镓锌氧化物(igzo)和gaas的材料。例如，半导体层522可以包括si、ge、铟镓锌氧化物(igzo)和gaas中的至少一种。
95.电介质膜525(也称为电介质层)可以沿着半导体层522的表面共形地沉积以在垂直方向上延伸。电介质膜525可以由半导体层522的材料和下面将描述的电阻变化层523的材料的混合物形成。
96.电阻变化层523可以沿着电介质膜525的表面设置。电阻变化层523可以设置为与电介质膜525直接接触，并且可以共形地沉积在电介质膜525上。在一个实施方式中，电阻变化层523可以由其电阻取决于所施加的电压而改变的材料形成。取决于施加到栅极531的电压，电阻变化层523可以从高电阻状态变到低电阻状态或从低电阻状态变到高电阻状态。例如，电阻变化层523可以包括过渡金属氧化物。具体地，电阻变化层523可以包括选自包含以下的组的至少一种元素的氧化物：锆(zr)、铪(hf)、铝(al)、镍(ni)、铜(cu)、钼(mo)、钽(ta)、钛(ti)、钨(w)、铬(cr)、锶(sr)、镧(la)、锰(mn)、钙(ca)和镨(pr)。
97.电介质膜525可以由过渡金属氧化物和上述半导体层522的材料的混合物形成。例如，当半导体层522由硅(si)制成并且电阻变化层523由hfo2形成时，电介质膜525可以由铪硅酸盐(hf硅酸盐，hfsi
x
o
y
)形成。作为另一示例，当半导体层522由锗(ge)形成并且电阻变化层523由al2o3形成时，电介质膜525可以由alge
x
o
y
形成。这里，x和y可以取决于电介质膜525中半导体层522的材料与电阻变化层523的材料的比率而改变。除此之外，可以使用各种混合物作为电介质膜525。
98.取决于施加到栅极531的电压，电介质膜525可以与电阻变化层523一起从高电阻状态变到低电阻状态或从低电阻状态变到高电阻状态。特别地，多个可移动的氧空位分布在电介质膜525中，因此，电介质膜525的电阻状态可以通过电子在由氧空位形成的陷阱中被俘获或脱困的现象而容易地改变。因此，电介质膜525实质上提供电阻变化，并且电阻变化层523可以将电阻变化材料提供给电介质膜525。
99.可以适当地选择半导体层522的材料在电介质膜525中的比例，使得可以在电介质膜525内部产生足够量的氧空位。例如，半导体层522的材料在电介质膜525中的比例可以取决于所使用的过渡金属氧化物和半导体材料而改变，并且可以为约20at.％至约80at.％。备选地，半导体层522的材料在电介质膜525中的比例可以为例如约40at.％至约60at.％。
100.在形成存储块的工艺期间，可以在半导体层522与电阻变化层523之间的界面处自然地形成由半导体层522的材料和电阻变化层523的材料的混合物形成的混合物薄膜。然而，自然形成的混合物薄膜不具有均匀的组成。在公开的实施方式中，在半导体层522与电阻变化层523之间有意地形成电介质膜525。这样有意形成的电介质膜525可以在电介质膜525的整个区域上具有相对均匀的组成。例如，在电介质膜525的整个区域中，半导体层522的材料在电介质膜525中的比例可以在约10％的偏差范围内保持恒定。
101.此外，可以选择电介质膜525的宽度以获得氧空位可在水平方向上移动的距离。例如，可以在约1.5nm至约10nm的范围内选择电介质膜525在水平方向上的宽度。自然地形成在半导体层522的材料与电阻变化层523的材料之间的混合物薄膜不具有均匀的宽度。然而，有意形成的电介质膜525可以在电介质膜525的整个区域上具有相对均匀的宽度。例如，在电介质膜525的整个区域中，电介质膜525的宽度可以在约10％的偏差范围内保持恒定。
102.绝缘支撑体524可以设置在电阻变化层523内侧。例如，绝缘支撑体524可以包括硅氧化物。一个绝缘支撑体524以及依次布置在绝缘支撑体524外侧的电阻变化层523、电介质膜525、半导体层522、栅极绝缘层521及多个栅极531和多个绝缘体532配置一个存储单元串cs。因此，绝缘支撑体524设置在存储单元串cs的中心。半导体层522以及依次设置在半导体层522的内表面上的电介质膜525和电阻变化层523可以与掺杂区域510接触，即，与公共源极区域接触，从而电连接到公共源极区域。布置在栅极绝缘层521的外表面上的栅极531和绝缘体532可以不与掺杂区域510接触。
103.漏极540可以设置在柱520上。漏极540可以包括掺有第二类型杂质的硅材料。例如，漏极540可以包括掺有n型杂质的硅材料。位线550可以设置在漏极540上。在x方向上延伸的位线550可以与在y方向上延伸的栅极531交叉。漏极540和位线550可以通过接触插塞连接。位线550可以包括金属材料，并且例如，位线550可以包括多晶硅。位线550可以包括导电材料。
104.此外，当与图4相比较时，多个栅极531、多个绝缘体532、栅极绝缘层521、半导体层522、电介质膜525和电阻变化层523是存储单元串cs的配置元件。具体地，栅极531、栅极绝缘层521和半导体层522可以是晶体管的配置元件，电阻变化层523和电介质膜525可以成为电阻器。此外，栅极531中的任何一个、栅极绝缘层521的在水平方向上邻近所述一个栅极531的部分、半导体层522的在水平方向上邻近所述一个栅极531的部分、电介质膜525的在水平方向上邻近所述一个栅极531的部分以及电阻变化层523的在水平方向上邻近所述一个栅极531的部分是一个存储单元mc的配置元件。多个存储单元mc布置成垂直堆叠结构以
形成每个存储单元串cs。
105.电介质膜525和电阻变化层523可以具有高电阻状态或低电阻状态，因此，可以将“0”和“1”写入存储单元mc。在每个存储单元mc中，晶体管的半导体层522与电介质膜525和电阻变化层523并联连接，并且该并联结构在垂直方向上连续地布置以形成存储单元串cs。此外，公共源极线510和位线550可以分别连接到存储单元串cs的两端。此外，通过向公共源极线510和位线550施加电压，可以对多个存储单元mc执行编程、读取和擦除处理。
106.根据本实施方式，通过使用电阻变化层523而不是使用相变材料来配置存储块，因此，可以减少由于使用相变材料而导致的发热问题、应力(压力)问题等。此外，通过如上所述地配置存储块并操作存储块，即使当反复操作存储块中包括的存储单元时，也可以限制和/或防止相邻存储单元之间的离子移动、由于离子移动导致的泄漏电流、以及操作失败。此外，根据本实施方式的存储块可以解决下一代垂直nand(vnand)的存储单元之间的尺寸缩放问题，因此，可以显著地增大密度。因此，可以极大地增加存储容量。特别地，通过设置氧空位可穿过其在半导体层522与电阻变化层523之间移动的电介质膜525，可以更容易且准确地改变电阻状态。
107.此外，根据本实施方式的存储块可以以芯片的形式来实现以用作神经形态计算平台。此外，根据发明构思的存储块可以以将用于配置神经网络的芯片的形式来实现。
108.图7是示出根据实施方式的在非易失性存储器件的编程模式下根据图4的存储块的等效电路的图。图7所示的多个存储单元710和720可以包括图5所示的栅极531、栅极绝缘层521、半导体层522、电介质膜525和电阻变化层523。
109.存储块的多个存储单元710和720可以分为被选择的存储单元710和未被选择的存储单元720。非易失性存储器件的编程模式是指用于对存储块中包括的存储单元执行编程操作的模式，并且被选择的存储单元710可以是指作为编程操作的目标的存储单元。
110.控制逻辑250可以控制导通电压von施加到多条串选择线ssl之中的连接到被选择的存储单元710的串选择线ssl。控制逻辑250可以将导通电压von施加到多条字线wl之中的连接到未被选择的存储单元720的字线wl，并且可以将关断电压voff施加到多条字线wl之中的连接到被选择的存储单元710的字线wl。这里，导通电压von使晶体管导通，并且也可以被称为使电流仅流过晶体管的半导体层的电压。关断电压voff使晶体管关断，并且也可以被称为限制和/或防止电流流过晶体管的半导体层的电压。导通电压von和关断电压voff的值可以取决于形成配置多个存储单元mc的栅极531、栅极绝缘层521、半导体层522、电介质膜525和电阻变化层523的材料的类型、厚度等而改变。一般地，导通电压von的绝对值可以大于关断电压voff的绝对值。
111.此外，编程电压vprogram可以施加到多条位线bl之中的连接到被选择的存储单元710的位线bl。编程电压vprogram可以通过输入/输出电路240从外部(例如存储控制器100)提供。编程电压vprogram是用于将数据记录在存储单元mc中的电压，并且编程电压vprogram的值可以取决于该数据而改变。
112.多条位线bl之中的不连接到被选择的存储单元710的位线bl可以接地或浮置。由于不连接到被选择的存储单元710的位线接地或浮置，因此可以限制和/或防止由于泄漏电流导致的功率损失。于是，控制逻辑250可以对被选择的存储单元710执行编程操作。
113.在编程模式下，当导通电压von施加到未被选择的存储单元720时，未被选择的存
储单元720的半导体层522具有导体特性，当关断电压voff施加到被选择的存储单元710时，被选择的存储单元710的半导体层522具有绝缘特性。因此，在被选择的存储单元710中产生根据编程电压vprogram的电压差。当由于被选择的存储单元710中的电压差而使得氧空位朝向半导体层522移动时，被选择的存储单元710的电介质膜525和电阻变化层523可以处于低电阻状态。被选择的存储单元710的电介质膜525和电阻变化层523处于低电阻状态可以意味着被选择的存储单元710中包括的电阻值减小。被选择的存储单元710可以在电介质膜525和电阻变化层523的低电阻状态下具有欧姆传导特性。
114.图8是示意性地示出根据实施方式的在编程模式下电介质膜525和电阻变化层523中的电流移动的图。参照图8，存储块可以包括栅极531、绝缘体532、栅极绝缘层521、半导体层522、电介质膜525、电阻变化层523和绝缘支撑体524。栅极绝缘层521、半导体层522、电介质膜525、电阻变化层523和绝缘支撑体524可以在垂直方向上延伸。栅极531和绝缘体532可以在水平方向上延伸并且可以在垂直方向上交替地堆叠。栅极531、栅极绝缘层521和半导体层522可以是晶体管的配置元件，电介质膜525和电阻变化层523可以对应于电阻器。
115.在编程模式下，控制逻辑250执行控制，使得导通电压von施加到未被选择的存储单元720的栅极531b并且关断电压voff施加到被选择的存储单元710的栅极531a。于是，与未被选择的存储单元720的栅极531b对应的半导体层522b可以具有导体特性，与被选择的存储单元710的栅极531a对应的半导体层522a可以具有绝缘特性。当正(+)编程电压vprogram施加到与被选择的存储单元710电连接的位线时，在与被选择的存储单元710对应的电介质膜525a和电阻变化层523a的上部和下部之间产生电压差，并且编程电流iprogram可以流过与未被选择的存储单元720的栅极531b对应的半导体层522b。
116.电压差使与被选择的存储单元710对应的电介质膜525a内部的氧空位在朝向半导体层522a的方向上被引导。如图8所示，当氧空位的密度在电介质膜525a的靠近半导体层522a的区域中高时，形成导电丝，从而允许编程电流iprogram流过。因此，由于电流传导形状的变化，与被选择的存储单元710对应的电介质膜525a和电阻变化层523a进入低电阻状态。特别地，大部分的电阻变化发生在电介质膜525a内部。此时，被选择的存储单元710可以具有欧姆传导特性。换言之，被选择的存储单元710可以具有体传导特性，诸如跳跃、sclc和普尔-弗伦克尔(poole-frenkel)。结果，被选择的存储单元710的电介质膜525a和电阻变化层523a的电阻状态响应于编程电压vprogram而改变，因此，被选择的存储单元710执行编程操作。
117.此外，在未被选择的存储单元720的电介质膜525b和电阻变化层523b的上部和下部之间不产生电压差。因此，氧空位不在与未被选择的存储单元720对应的电介质膜525b和电阻变化层523b内部移动。
118.此外，在擦除模式下，负(-)擦除电压verase施加到与被选择的存储单元710电连接的位线。于是，氧空位在与被选择的存储单元710对应的电介质膜525a和电阻变化层523a中分散，因此，与被选择的存储单元710对应的电介质膜525a和电阻变化层523a可以进入高电阻状态。
119.图9是示出根据实施方式的在存储块的读取模式下的等效电路的图。图9所示的多个存储单元810和820中的每个可以包括图5所示的栅极531、栅极绝缘层521、半导体层522、电介质膜525和电阻变化层523。存储块的存储单元810和820可以分为被选择的存储单元
810和未被选择的存储单元820。非易失性存储器件的读取模式可以是指对存储块中包括的存储单元执行读取操作的模式，被选择的存储单元810可以是指作为读取操作的目标的存储单元。
120.在读取模式下，控制逻辑250可以将导通电压von施加到多条串选择线ssl之中的连接到被选择的存储单元810的串选择线ssl，并且可以将导通电压von施加到多条字线wl之中的连接到未被选择的存储单元820的字线wl。这里，导通电压von使晶体管导通，并且也可以被称为使电流仅流过晶体管的半导体层522的电压。关断电压voff使晶体管关断，并且也可以被称为限制和/或防止电流流过晶体管的半导体层522的电压。导通电压von和关断电压voff可以取决于形成配置多个存储单元mc的栅极531、栅极绝缘层521、半导体层522、电介质膜525和电阻变化层523的材料的类型、厚度等而改变。一般地，导通电压von的绝对值可以大于关断电压voff的绝对值。
121.此外，控制逻辑250可以将电流导通电压vion施加到与被选择的存储单元810连接的字线wl。电流导通电压vion是指具有这样的值的电压，该值使电流流过被选择的存储单元810中包括的晶体管的半导体层522、电介质膜525和电阻变化层523的全部。电流导通电压vion的绝对值可以大于关断电压voff的绝对值，并且可以小于导通电压von的绝对值。电流导通电压vion的值可以取决于形成配置多个存储单元的栅极531、栅极绝缘层521、半导体层522、电介质膜525和电阻变化层523的材料的类型、厚度等而改变。特别地，电流导通电压vion可以具有使被选择的存储单元810的电阻分布拥有线性比例(linear scale)的值。
122.此外，读取电压vread可以施加到多条位线bl之中的连接到被选择的存储单元810的位线bl。读取电压vread可以通过输入/输出电路240从外部(例如存储控制器100)提供。读取电压vread可以是用于读取记录在被选择的存储单元810中的数据的电压。多条位线bl之中的不连接到被选择的存储单元810的位线bl可以接地或浮置。于是，可以执行对被选择的存储单元810的读取操作。
123.图10是示出根据实施方式的在读取模式下在被选择的存储单元中的电流移动的图。参照图10，在读取模式下，读取电压vread施加到与被选择的存储单元810连接的位线bl，并且导通电压von施加到未被选择的存储单元820的栅极531d，因此，未被选择的存储单元820的半导体层522d具有导体特性。因此，读取电流iread流过未被选择的存储单元820的半导体层522d。然而，电流导通电压vion施加到被选择的存储单元810的栅极531c，因此，读取电流iread流过被选择的存储单元810的半导体层522c、电介质膜525c和电阻变化层523c。
124.电流导通电压vion可以具有使半导体层522c的电阻rsi与电介质膜525c的电阻r1和电阻变化层523c的电阻r2的组合电阻近似的值。组合电阻通过将电介质膜525c的电阻r1和电阻变化层523c的电阻r2并联连接而形成。例如，可以选择电流导通电压vion的值，使得与被选择的存储单元810对应的半导体层522c的电阻rsi大于或等于电介质膜525c的电阻r1和电阻变化层523c的电阻r2的组合电阻的最小电阻，或者使得被选择的存储单元810的半导体层522c的电阻rsi小于或等于被选择的存储单元810的电介质膜525c的电阻r1和电阻变化层523c的电阻r2的组合电阻的最大电阻。
125.结果，被选择的存储单元810的总电阻可以由半导体层522c的电阻rsi、电介质膜525c的电阻r1和电阻变化层523c的电阻r2的并联电阻来确定。读取电流不流过未被选择的
存储单元820的电介质膜525d和电阻变化层523d，仅流过半导体层522d。因此，读取电流可以由被选择的存储单元810的总电阻来确定。于是，通过测量读取电流的强度，可以确定被选择的存储单元810的总电阻。
126.图11是示出根据实施方式的设计为测试存储单元的操作的结构的透射电子显微镜(tem)照片。参照图11，sio2层堆叠在掺杂的n
+
si层上，并且掺杂的n
+
si层堆叠在sio2层上。然后，电介质膜525、电阻变化层523和绝缘支撑体524形成在n
+
si/sio2/n
+
si堆叠结构的侧表面上。掺杂的n
+
si层用作导通的未被选择的存储单元的半导体层，sio2层用作关断的被选择的存储单元的半导体层。hfsio用作电介质膜525，hfo2用作电阻变化层523。
127.图12示出了模拟在图11所示的结构中在用于引起电阻变化的操作条件下的电场分布的结果，图13是示出在图11所示的结构中电场强度根据水平距离的变化的曲线图。作为通过将-5v电压施加到掺杂的n
+
si层来模拟电场分布的结果，可以看到，电场集中在sio2层与电介质膜525之间的界面上。因此，可以预期到在电场集中的电介质膜525中引起电阻变化现象。
128.图14和图15是示出图11所示的结构的电阻变化特性的示例曲线图。首先，参照图14，可以看到，在大约+7v处引起了从高电阻状态到低电阻状态的电阻变化现象(设置操作或编程操作)，并且在大约-4v处引起了从低电阻状态到高电阻状态的电阻变化现象(重置操作或擦除操作)。此外，可以看到，在大约100na或更小的区域中引起了电阻变化现象，因此，可以以非常低的功耗执行操作。
129.参照图15，电介质膜525可以在图11所示的结构中具有四种不同的电阻状态。因此，当使用电介质膜525时，一个存储单元可以处理2比特的信息。在一些实施方式中，电介质膜525可以具有多于四种的不同的电阻状态。在图14和图15所示的曲线图中，电介质膜525由相同的材料形成，并且可以仅通过控制流过电介质膜525的电流来改变电介质膜525的电阻变化特性。
130.例如，在以上参照图7和图8描述的编程模式下，未被选择的存储单元720的沟道的电阻，即未被选择的存储单元720的半导体层522b的电阻，取决于施加到未被选择的存储单元720的栅极531b的导通电压的强度而改变。因此，当施加到与被选择的存储单元710连接的位线bl的编程电压固定时，流过被选择的存储单元710的电介质膜525a和电阻变化层523a的电流可以取决于施加到未被选择的存储单元720的栅极531b的导通电压的强度而改变。以这种方式，通过在施加到未被选择的存储单元720的栅极531b的导通电压的控制下选择流过电介质膜525和电阻变化层523的电流的条件，可以选择电介质膜525的电阻变化特性和电阻状态。
131.图16a和图16b是示出引起存储单元的电介质膜525内部的电阻变化的氧空位移动的概念示例图。如图16a所示，当电介质膜525中的多个氧空位ov均匀地分散在电介质膜525内部时，电介质膜525处于高电阻状态。此外，如图16b所示，当电介质膜525中的多个氧空位ov朝向与半导体层522的界面移动并且集中地分布在与半导体层522的界面处时，电介质膜525处于低电阻状态。
132.电介质膜525的电阻变化可以被描述为电子在由氧空位(ov)形成的陷阱中被俘获和脱困的现象。例如，当氧空位ov均匀地分散在电介质膜525内部时，电子填充在以规则的距离彼此隔开的陷阱中，因此，电流难以流过电介质膜525。因此，电介质膜525处于高电阻
状态。此外，当电介质膜525中的氧空位ov集中地分布在与半导体层522的界面处时，电子填充在半导体层522与具有高密度的氧空位ov的电介质膜525之间的界面处，从而形成导电丝。因此，电介质膜525处于低电阻状态。
133.因此，如果分布在电介质膜525中的氧空位ov根据编程操作移动到电介质膜525与半导体层522之间的界面，则电介质膜525可以进入低电阻状态。与此相反，如果聚集在电介质膜525与半导体层522之间的界面处的氧空位(ov)根据擦除操作远离电介质膜525与半导体层522之间的界面移动以均匀地分散在电介质膜525内部，则电介质膜525可以返回到高电阻状态。
134.为此，正编程电压可以通过位线施加到存储单元串中的被选择的存储单元。此时，在电介质膜525的与被选择的存储单元对应的部分区域中，氧空位ov朝向半导体层522与电介质膜525之间的界面移动。于是，如果氧空位ov的密度在半导体层522与电介质膜525之间的界面处增大，则电介质膜525的与被选择的存储单元对应的部分区域的电阻减小。此外，负(-)擦除电压可以通过位线施加到存储单元串中的被选择的存储单元。此时，氧空位ov在电介质膜525的与被选择的存储单元对应的部分区域中在远离半导体层522与电介质膜525之间的界面的方向上移动，因此，在半导体层522与电介质膜525之间的界面处的氧空位ov的密度减小。于是，电介质膜525的与被选择的存储单元对应的部分区域的电阻增大。
135.图17是示意性地示出根据实施方式的在存储单元中的电介质膜525的结构的剖视图。参照图17，电介质膜525可以包括由半导体层522的材料形成的多个第一层525x和由过渡金属氧化物形成的多个第二层525y。换言之，第二层525y可以由电阻变化层523的材料形成。多个第一层525x和多个第二层525y可以在垂直方向上交替地堆叠。于是，电介质膜525可以平均而言用作其中混合了半导体层522的材料和电阻变化层523的材料的混合层。
136.多个第一层525x和多个第二层525y可以通过例如原子层沉积法或化学气相沉积法形成。特别地，当使用原子层沉积法时，对于每个原子层，可以非常薄地重复形成第一层525x和第二层525y，因此，半导体层522的材料和电阻变化层523的材料可以在电介质膜525中非常均匀地混合。例如，可以在从大约0.1nm至大约1nm的范围内选择每个第一层525x的厚度t1和每个第二层525y的厚度t2。
137.在电介质膜525中半导体层522的材料与电阻变化层523的材料的比率可以由每个第一层525x的厚度t1与每个第一层525y的厚度t2的比率来确定。例如，每个第一层525x的厚度t1与每个第一层525x和每个第二层525y的厚度之和(t1+t2)的比率可以为约20％至约80％。备选地，每个第一层525x的厚度t1与每个第一层525x和每个第二层525y的厚度之和(t1+t2)的比率可以为约40％至约60％。在电介质膜525的整个区域中，每个第一层525x的厚度t1与每个第一层525x和每个第二层525y的厚度之和(t1+t2)的比率可以在约10％的偏差范围内保持恒定。于是，在电介质膜525的整个区域中，半导体层522的材料在电介质膜525中的比例可以在约10％的偏差范围内保持恒定。
138.图17所示的电介质膜525的配置可以仅是示例并且不限于此。例如，还可以通过经由使用化学气相沉积法沉积半导体层522的材料和电阻变化层523的材料的混合物来形成电介质膜525。
139.图18是示出神经形态装置和连接到其的外部器件的图。
140.参照图18，神经形态装置1800可以包括处理电路1810和/或存储器(例如芯片上存
储器)1820。神经形态装置1800可以包括基于本申请的图1-17的实施方式的存储器。
141.在一些示例实施方式中，处理电路1810可以被配置为控制用于驱动神经形态装置1800的功能。例如，处理电路1810可以被配置为通过运行存储在神经形态装置1800的存储器1820中的程序来控制神经形态装置1800。在一些示例实施方式中，处理电路可以包括：硬件，诸如逻辑电路；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，处理器可以包括但不限于中央处理单元(cpu)、图形处理单元(gpu)、包括在神经形态装置1800中的应用处理器(ap)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。在一些示例实施方式中，处理电路1810可以被配置为从外部器件1830读取各种数据/将各种数据写入外部器件1830，和/或通过使用被读取/写入的数据来运行神经形态装置1800。在一些实施方式中，外部器件1830可以包括外部存储器和/或具有图像传感器(例如cmos图像传感器电路)的传感器阵列。
142.在一些实施方式中，图18中的神经形态装置可以被应用在机器学习系统中。机器学习系统可以利用各种人工神经网络的组织和处理模型，诸如卷积神经网络(cnn)、反卷积神经网络、循环神经网络(rnn)(其可选地包括长短期记忆(lstm)单元和/或门控循环单元(gru))、堆叠神经网络(snn)、状态空间动态神经网络(ssdnn)、深度信念网络(dbn)、生成对抗网络(gan)和/或受限玻尔兹曼机(rbm)。
143.备选地或另外地，这样的机器学习系统可以包括：其他形式的机器学习模型，诸如，例如，线性和/或逻辑回归、统计聚类、贝叶斯分类、决策树、诸如主成分分析的降维、以及专家系统；和/或其组合，包括诸如随机森林的系综(ensemble)。此类机器学习模型还可以用于提供各种服务和/或应用，例如图像分类服务、基于生物信息或生物特征数据的用户认证服务、高级驾驶员辅助系统(adas)服务、语音助手服务、自动语音识别(asr)服务等，可以由电子设备执行、运行或处理。
144.应理解，在此描述的实施方式应仅在描述性意义上考虑，而不是出于限制的目的。对每个实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似的特征或方面。虽然已经参照附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，在不背离如由所附权利要求限定的发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。
145.本申请要求享有2020年1月14日在韩国知识产权局提交的韩国专利申请第10-2020-0004948号的权益，该韩国专利申请的公开内容通过引用全文合并于此。