堆叠结构、封装结构及其制造方法与流程

[0001]
本发明涉及一种堆叠结构、封装结构及一种制造方法，且涉及一种包含所述堆叠结构的封装结构及一种用于制造所述堆叠结构的方法。


背景技术：

[0002]
堆叠式半导体装置封装可包含两个堆叠结构。所述堆叠结构形成在核心衬底的两侧上。然后，将半导体裸片附接到所述堆叠结构中的一者。两个堆叠结构的介电层可以具有相同的材料。因此，由于考虑其例如介电常数(dielectric constant,dk)的材料性质，介电层的厚度可能不会有效地缩减。因此，堆叠式半导体装置封装的总厚度可能不会有效地缩减。


技术实现要素：

[0003]
在一些实施例中，一种堆叠结构包含下部结构及上部结构。所述下部结构包含至少一个下部介电层及与所述下部介电层接触的至少一个下部金属层。所述上部结构包含至少一个上部介电层及与所述上部介电层接触的至少一个上部金属层。所述上部介电层包含附接到所述下部结构的第一上部介电层。所述第一上部介电层包含第一部分及第二部分。所述第一部分的厚度与所述第二部分的厚度之间的差大于所述第一上部介电层的上表面的最高点与所述第一上部介电层的所述上表面的最低点之间的间隙。
[0004]
在一些实施例中，封装结构包含下部结构、上部结构、至少一个半导体裸片及封装体。所述下部结构包含至少一个下部介电层及与所述下部介电层接触的至少一个下部金属层。所述上部结构包含至少一个上部介电层及与所述上部介电层接触的至少一个上部金属层。上部介电层包含附接到下部结构的第一上部介电层，且第一上部介电层在其外围限定凹口。半导体裸片电连接到下部结构或上部结构。封装体覆盖半导体裸片。
[0005]
在一些实施例中，一种用于制造堆叠结构的方法包含(a)形成下部结构，其中下部结构包含至少一个下部介电层及与所述下部介电层接触的至少一个下部金属层；(b)在下部结构上形成第一上部介电层；(c)下压第一上部介电层的部分，以形成从第一上部介电层的上表面凹入的凹口。
附图说明
[0006]
当与附图一起阅读时，自以下详细说明容易地理解本发明的一些实施例的各方面。应注意，各种结构可能并未按比例绘制，且为论述的清晰性可任意增加或缩减各种结构的尺寸。
[0007]
图1说明根据本发明的一些实施例的堆叠结构的截面图。
[0008]
图2说明图1中区域“a”的放大图。
[0009]
图3说明根据本发明的一些实施例的封装结构的截面图。
[0010]
图4说明根据本发明的一些实施例的堆叠结构的截面图。
[0011]
图5说明图4中区域“f”的放大图。
[0012]
图6说明根据本发明的一些实施例的封装结构的截面图。
[0013]
图7根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0014]
图8根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0015]
图9根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0016]
图10根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0017]
图11根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0018]
图12根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0019]
图13根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0020]
图14根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0021]
图15根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0022]
图16根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0023]
图17根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0024]
图18根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0025]
图19根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0026]
图20根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
[0027]
图21根据本发明的一些实施例说明用于制造堆叠结构的方法的实例的一或多个阶段。
具体实施方式
[0028]
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。从结合附图进行的以下详细描述将更容易理解本发明的实施例。
[0029]
以下揭露内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以解释本发明的某些方面。当然，这些仅为实例且并不意欲为限制性。举例来说，在随后描述中将第一特征形成于第二特征上方或其上可包含其中
第一特征与第二特征以直接接触方式形成或安置的实施例，且还可包含其中可在第一特征与第二特征之间形成或安置额外特征使得第一特征与第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复参考编号及/或字母。此重复是出于简约及清楚的目的且自身并不指示所论述的各种实施例及/或配置之间的关系。
[0030]
图1说明根据本发明的一些实施例的堆叠结构1的截面图。堆叠结构1包含下部结构2、上部结构3、下部电路层27、下部保护层28及上部保护层29。
[0031]
下部结构2可以为布线结构(routing structure)，且具有第一表面21、与第一表面21相对的第二表面22及在第一表面21与第二表面22之间延伸的侧表面23。下部结构2可包含至少一个下部介电层(包含，例如，第一下部介电层24a、第二下部介电层24b、第三下部介电层24c、第四下部介电层24d及第五下部介电层24e)，与下部介电层24a、24b、24c、24d、24e接触或插置在其间的至少一个下部金属层(包含，例如，第一下部金属层25a、第二下部金属层25b、第三下部金属层25c、第四下部金属层25d)，及嵌入在下部介电层24a、24b、24c、24d、24e中的多个下部导通孔(包含，例如，第一下部导通孔26a、第二下部导通孔26b、第三下部导通孔26c、第四下部导通孔26d及第五下部导通孔26e)。
[0032]
在一些实施例中，下部介电层(包含，例如，第一下部介电层24a、第二下部介电层24b、第三下部介电层24c、第四下部介电层24d及第五下部介电层24e)中的每一者可包含或可由以下材料形成：光致抗蚀剂层、钝化层、固化光敏材料、包含光引发剂的例如环氧树脂、聚丙烯(pp)或聚酰亚胺(pi)等固化光可成像介电质(pid)材料，或其中两者或多于两者的组合。下部介电层24a、24b、24c、24d、24e中的每一者的介电常数(dk)可以为3.3到3.5。在一些实施例中，下部介电层24a、24b、24c、24d、24e中的每一者可在其中包含纤维。
[0033]
下部金属层25a、25b、25c、25d中的每一者包含图案化电路层，其可包含多个迹线及多个衬垫。下部金属层25a、25b、25c、25d通过下部导通孔(包含，例如，第一下部导通孔26a、第二下部导通孔26b、第三下部导通孔26c及第四下部导通孔26d)彼此电连接。例如，下部电路层27安置在下部结构2的第一表面21上。第一下部金属层25a安置在第一下部介电层24a上，且通过第一下部导通孔26a电连接到下部电路层27。第二下部介电层24b安置在第一下层介电层24a上，以覆盖第一下部金属层25a。第二下部金属层25b安置在第二下部介电层24b上，且通过第二下部导通孔26b电连接到第一下部金属层25a。第三下部介电层24c安置在第二下部介电层24b上以覆盖第二下部金属层25b。第三下部金属层25c安置在第三下部介电层24c上且通过第三下部导通孔26c电连接到第二下部金属层25b。第四下部介电层24d安置在第三下部介电层24c上，以覆盖第三下部金属层25c。第四下部金属层25d安置在第四下部介电层24d上且通过第四下部导通孔26d电连接到第三下部金属层25c。
[0034]
上部结构3堆叠在下部结构2上。上部结构3可以为天线结构，且具有第一表面31、与第一表面31相对的第二表面32及在第一表面31与第二表面32之间延伸的侧表面33。上部结构3的第一表面31与下部结构2的第二表面22接触。上部结构3可以包含至少一个上部介电层(包含，例如，第一上部介电层34a及第二上部介电层34b)及与上部介电层34a、34b接触或插置在其间的至少一个上部金属层(包含，例如，第一上部金属层35a、第二上部金属层35b及第三上部金属层35c)。
[0035]
在一些实施例中，上部介电层(包含，例如，第一上部介电层34a及第二上部介电层34b)中的每一者可包含味之素堆积膜(ajinomoto build-up film,abf)或类abf材料，或可
由以由其形成。上部介电层34a、34b中的每一者的介电常数(dk)可以为2.2到2.5。因此，下部介电层24a、24b、24c、24d、24e的介电常数(dk)大于上部介电层34a、34b的介电常数(dk)。在一些实施例中，上部介电层34a、34b中的每一者可包括分散在其中的填料(fillers)347、348(图2)。
[0036]
上部金属层35a、35b、35c中的每一者包含天线图案，且电耦合到彼此。在一些实施例中，上部金属层35a、35b、35c中的每一者不包含图案化电路层(例如多个迹线及多个衬垫)，且不通过任何导通孔彼此物理连接。例如，第一上部金属层35a安置在下部结构2的第五下部介电层24e上并附接到所述第五下部介电层24e，且通过第五下部导通孔26e电连接到第四下部金属层25d。第一上部介电层34a安置在下部结构2的第五下部介电层24e上并附接到所述第五下部介电层24e，以覆盖第一上部金属层35a。第二上部金属层35b安置在第一上部介电层34a上且电耦合到第一上部金属层35a。第二上部介电层34b安置在第一上部介电层34a上以覆盖第二上部金属层35b。第三上部金属层35c安置在第二上部介电层34b上且电耦合到第二上部金属层35b。
[0037]
如图1中所展示，第一上部介电层34a具有上表面341a，且包含第一部分344、第二部分345及中间部分346。第二部分345围绕第一部分344，且中间部分346安置在第一部分344与第二部分345之间。然而，在一些实施例中，可以省略中间部分346。如图1中所展示，上表面341a不是平坦表面。在一些实施例中，上表面341a从上表面341a的外围凹入，因为第一上部介电层34a通过至少两个压缩工艺(compression processes)形成。在最后一次压缩工艺中，仅下压(或挤压)上表面341a的外围，以形成压缩的第二部分345。
[0038]
下部保护层28(例如阻焊剂层)安置在下部结构2的第一面21以覆盖下部电路层27。下部保护层28可以界定多个开口以暴露下部电路层27的部分。另外，上部保护层29(例如阻焊剂层)安置在上部结构3的第二表面32上，以覆盖第三上部金属层35c。在一些实施例中，可以省略下部保护层28及上部保护层29。
[0039]
图2说明图1中的区域“a”的放大图。第一部分344的厚度t1比第二部分345的厚度t2大，且第二部分345围绕第一部分344。因此，间隙g1被界定为沿着垂直方向所测量的第一部分344的厚度t1与第二部分345的厚度t2之间的差。此外，沿着垂直方向所测量的第一上部介电层34a的上表面341a的最高点b与第一上部介电层34a的上表面341a的最低点c之间的间隙g2。间隙g1比间隙g2大。也就是说，第一部分344的厚度t1与第二部分345的厚度t2之间的差大于第一上部介电层34a的上表面341a的最高点b与第一上部介电层34a的上表面341a的最低点c之间的间隙。在一些实施例中，间隙g1可以比间隙g2大1倍、2倍、3倍、4倍，或5倍。在一些实施例中，间隙g1可以在0.5μm到5μm，或1.0μm到4.8μm范围内，且间隙g2可以小于0.5μm或1.0μm。
[0040]
如图2中所展示，第一部分344为未经下压部分(unpressed portion)，其具有上表面3441。第二部分345为经下压部分(pressed portion)，其具有上表面3451。中间部分346为具有上表面3461的过渡部分。中间部分346的上表面3461为倾斜表面，在点d处连接第二部分345的上表面3451，且在点e处连接第一部分344的上表面3441。第一上部金属层35a的边缘安置在中间部分346的上表面3461下方。也就是说，第一上部金属层35a仅延伸到中间部分346，且不延伸到第二部分345。第一上部金属层35a不延伸超过点d。
[0041]
如图2中所展示，间隙g被界定为沿着水平方向测量的在第一上部金属层35a的边
缘与第二部分345(或点d)之间的距离。第二部分345的宽度w被界定为点d与上部结构3的侧表面33之间的距离。在一些实施例中，间隙g比宽度w的三分之一大。举例来说，间隙g可在50μm到150μm的范围内，且宽度w可在100μm到150μm的范围内。
[0042]
如图2中所展示，第一上部介电层34a可在其外围处界定凹口(indentation)37。例如，凹口37可以由中间部分346的上表面3461及第二部分345的上表面3451界定。凹口37的上部部分的宽度可以等于或大于凹口37的下部部分的宽度。凹口37的深度可以等于间隙g1，其在0.5μm到5μm，或1.0μm到4.8μm的范围内。
[0043]
如图2中所展示，第一上部介电层34a包含分散在第一部分344中的多个第一填料347及分散在第二部分345中的多个第二填料348。第一填料347的平均粒度(average particle size)基本上等于第二填料348的平均粒度。由于第一部分344未经下压而第二部分345经下压，因此第一部分344的截面的第一单位区域中第一填充物347的量小于第二部分345的截面的第二单位区域中第二填充物348的量，其中第一单位区域的大小等于第二单位区域的大小。也就是说，第二填料348在第二部分345中的分布比第一填料347在第一部分344中的分布更密集。
[0044]
在图1及图2中所说明的实施例中，在压缩工艺期间，第一上部介电层34a的上表面341a的外围被下压；因此，上部结构3的第一上部介电层34a与下部结构2的第五下部介电层24e之间的接合或粘接可得以改进。因此，可以避免上部结构3的第一上部介电层34a与下部结构2的第五下部介电层24e之间的分层。
[0045]
图3说明根据本发明的一些实施例的封装结构4的截面图。封装结构4包含堆叠结构1、至少一个半导体裸片12、封装体14及多个外部连接器(external connectors)16。图3的堆叠结构1类似于图1的堆叠结构1。半导体裸片12可以为射频(radio frequency,rf)裸片，且通过倒装芯片接合电连接到下部结构2上的下部电路层27。封装体14(例如，模制原料(molding compound))覆盖半导体裸片12，且界定多个开口以暴露下部电路层27的部分。外部连接器16安置在封装体14的开口中并填充所述开口。外部连接器16可以延伸超过封装体14以进行外部连接。
[0046]
图4说明根据本发明的一些实施例的堆叠结构5的截面图。堆叠结构5包含下部结构6、上部结构7及上部保护层29。
[0047]
下部结构6可以为天线结构，且具有第一表面61、与第一表面61相对的第二表面62及在第一表面61与第二表面62之间延伸的侧表面63。下部结构6可包含至少一个下部介电层(包含例如第一下部介电层64a及第二下部介电层64b)及与下部介电层64a、64b接触或插置在其间的至少一个下部金属层(包含例如第一下部金属层65a及第二下部金属层65b)。
[0048]
在一些实施例中，上部介电层(包含，例如，第一上部介电层64a及第二上部介电层64b)中的每一者可包含味之素堆积膜(abf)或类abf材料，或可由以由其形成。下部介电层64a、64b中的每一者的介电常数(dk)可以为2.2到2.5。
[0049]
下部金属层65a、65b中的每一者包含天线图案，且耦合到到彼此。在一些实施例中，下部金属层65a、65b中的每一者不包含图案化电路层(例如多个迹线及多个衬垫)，且不通过任何导通孔彼此物理连接。第一下部介电层64a覆盖第一下部金属层65a。第二下部金属层65b安置在第一下部介电层64a上且电耦合到第一下部金属层65a。第二下部介电层64b安置在第一下层介电层64a上，以覆盖第二下部金属层65b。
[0050]
上部结构7堆叠在下部结构6上。上部结构7可以为布线结构，且具有第一表面71、与第一表面71相对的第二表面72及在第一表面71与第二表面72之间延伸的侧表面73。上部结构7的第一表面71与下部结构6的第二表面62接触。上部结构7可以包含至少一个上部介电层(包含，例如，第一上部介电层74a、第二上部介电层74b、第三上部介电层74c)、与上部介电层74a、74b、74c接触或插置在其间的至少一个上部金属层(包含，例如，第一上部金属层75a、第二上部金属层75b、第三上部金属层75c、第四上部金属层75d)，以及嵌入在上部介电层74a、74b、74c中的多个上部导通孔(包含，例如，第一上部导通孔76a、第二上部导通孔76b、第三上部导通孔76c)。
[0051]
在一些实施例中，上部介电层(包含，例如，第一上部介电层74a、第二上部介电层74b、第三上部介电层74c)中的每一者可包含或可由以下材料形成：光致抗蚀剂层、钝化层、固化光敏材料、包含光引发剂的例如环氧树脂、聚丙烯(pp)或聚酰亚胺(pi)的固化光可成像介电质(pid)材料，或其中两者或多于两者的组合。上部介电层74a、74b、74c中的每一者的介电常数(dk)可以为3.3到3.5。因此，下部介电层64a、64b的介电常数(dk)小于上部介电层74a、74b、74c的介电常数(dk)。在一些实施例中，上部介电层74a、74b、74c中的每一者可在其中包含纤维。
[0052]
上部金属层75a、75b、75c、75d中的每一者包含图案化电路层，其可包含多个迹线及多个衬垫。上部金属层75a、75b、75c、75d通过上部导通孔(包含，例如，第一上部导通孔76a、第二上部导通孔76b及第三上部导通孔76c)彼此电连接。例如，第一上部金属层75a安置在下部结构6的第二下部介电层64b上，且电耦合到下部结构6的第二下部金属层65b。第一上部介电层74a安置在下部结构6的第二下部介电层64b上并附接到所述第二下部介电层64b，以覆盖第一上部金属层75a。第二上部金属层75b安置在第一上介电层74a上并通过第一上部导通孔76a电连接到第一上部金属层75a。第二上部介电层74b安置在第一上部介电层74a上并附接到其以覆盖第二上部金属层75b。第三上部金属层75c安置在第二上部介电层74b上且通过第二上部导通孔76b电连接到第二上部金属层75b。第三上部介电层74c安置在第二上部介电层74b上以覆盖第三上部金属层75c。第四上部金属层75d安置在第三上部介电层74c上并通过第三上部导通孔76c电连接到第三上部金属层75c。
[0053]
如图4中所展示，第一上部介电层74a包含基座部分744及从基座部分744突出的突出部分745以界定凹口77。凹口77围绕突出部分745。如图4中所展示，第一上部介电层74a的上表面741a不是平坦表面。在一些实施例中，上表面741a从上表面741a的外围凹入，因为第一上部介电层74a通过至少两个压缩工艺形成。在最少压缩工艺中，仅下压上表面741a的外围，以形成压缩的第二部分77。
[0054]
上部保护层29(例如阻焊剂层)安置在上部结构7的第二表面72上，以覆盖第四上部金属层75d。上部保护层29可以界定多个开口以暴露第四上部金属层75d的部分。在一些实施例中，可以省略上部保护层29。
[0055]
图5说明图4中的区域“f”的放大图。基座部分744具有上表面7441。突出部分745包含中心部分746及外围部分747。中心部分746具有上表面7461，且外围部分747具有上表面7471。外围部分747的上表面7471为倾斜表面，在点h处连接基座部分744的上表面7441，且在点j处连接中心部分746的上表面7461。凹口77的深度d被界定为沿着垂直方向测量的中心部分746的上表面7461与基座部分744的上表面7441之间的间隙。深度d大于基座部分744
的上表面7441的最高点与基座部分744的上表面7441的最低点之间的间隙。在一些实施例中，凹口77的深度d可在0.5μm到5μm，或1.0μm到4.8μm，或0.5μm到2.0μm的范围内。
[0056]
如图5中所展示，第一上部金属层75a的边缘安置在外围部分747的上表面7471下方。也就是说，第一上部金属层75a仅延伸到外围部分747下方的位置。第一上部金属层75a未延伸超过点h。另外，凹口77的结构可以与图1及图2的凹口37相同或不同。例如，凹口77可以由外围部分747的上表面7471与基座部分744的上表面7441界定。凹口77的上部部分的宽度可以等于或大于凹口77的下部部分的宽度。
[0057]
图6说明根据本发明的一些实施例的封装结构8的截面图。封装结构8包含堆叠结构5、至少一个半导体裸片12、封装体14及多个外部连接器16。图6的堆叠结构5类似于图4的堆叠结构5。半导体裸片12可以为射频(rf)裸片，且通过倒装芯片接合电连接到上部结构7上的第四上部金属层75d。封装体14(例如，模制原料)覆盖半导体裸片12，且界定多个开口以暴露第四上部金属层75d的部分。外部连接器16安置在封装体14的开口中并填充所述开口。外部连接器16可以延伸超过封装体14以进行外部连接。
[0058]
图7到图11说明根据本发明一些实施例的制造堆叠结构的方法。在一些实施例中，所述方法用于制造图1中所展示的堆叠结构1。
[0059]
参考图7，提供或形成下部结构2。下部结构2可包含至少一个下部介电层(包含，例如，第一下部介电层24a、第二下部介电层24b、第三下部介电层24c、第四下部介电层24d及第五下部介电层24e)，与下部介电层24a、24b、24c、24d、24e接触或插置在其间的至少一个下部金属层(包含，例如，第一下部金属层25a、第二下部金属层25b、第三下部金属层25c、第四下部金属层25d)，及嵌入在下部介电层24a、24b、24c、24d、24e中的多个下部导通孔(包含，例如，第一下部导通孔26a、第二下部导通孔26b、第三下部导通孔26c、第四下部导通孔26d及第五下部导通孔26e)。然后，在下部结构2的第五下部介电层24e上形成或安置第一上部金属层35a。第一上部金属层35a通过第五下部导通孔26e电连接到第四下部金属层25d。
[0060]
参考图8，在下部结构2的第五下部介电层24e上形成或安置第一上部介电层34a以覆盖第一上部金属层35a。然后，通过第一下压工具(first press tool)90在第一上部介电层34a上实施第一压缩工艺(first compression process)。在一些实施例中，第一下压工具90可以为实心钢板(solid steel plate)或实心钢模板(solid steel stencil)。第一下压工具90的整个底表面接触第一上部介电层34a的整个上表面，以将整个第一上部介电层34a压到下部结构2。
[0061]
参考图9，移除第一下压工具90。然后，提供第二下压工具92。在一些实施例，第二下压工具92可以为实心钢板或实心钢模板，且可以界定中心孔921。在一些实施例中，第二下压工具92从俯视看可以为金属环结构。
[0062]
参考图10，第二压缩工艺实施在第一上部介电层34a。此时，将第二下压工具92应用于或施加于第一上部介电层34a的上表面341a，因此，第一上部介电层34a对应于第二下压工具92的实心部分的部分被下压，以形成从第一上部介电层34a的上表面341a凹入的凹口37。在一些实施例中，凹口37安置在第一上部介电层34a的外围处。
[0063]
如图10中所展示，第一上部介电层34a包含未经下压的第一部分344，经下压的第二部分345及中间部分346。第二部分345围绕第一部分344，且中间部分346安置在第一部分344与第二部分345之间。然而，在一些实施例中，可以省略中间部分346。上表面341a不是平
坦表面。换句话说，第一上部介电层34a可包含基座部分(例如，图4的基座部分744)及从基座部分突出的突出部分(例如，图4的突出部分745)以界定凹口37(例如图4的凹口77)。
[0064]
应注意，第二下压工具92的实心部分可以不下压第一上部金属层35a。也就是说，第一上部金属层35a安置在第一上部介电层34a的经下压第二部分345的外侧。
[0065]
在一些实施例中，在第一压缩工艺期间施加到第一下压工具90的总下压力等于在第二压缩工艺期间施加到第二下压工具92的总下压力。然而，第二下压工具92与第一上部介电层34a的上表面341a之间的接触面积比第一下压工具90与第一上部介电层34a的上表面341a之间的接触面积小。因此，可以形成凹口37。
[0066]
参考图11，移除第二下压工具92。然后，在第一上部介电层34a上形成或安置第二上部金属层35b。然后，在第一上部介电层34a上形成或安置第二上部介电层34b，以覆盖第二上部金属层35b并延伸到凹口37中。然后，在第二上部介电层34b上形成或安置第三上部金属层35c。同时，形成上部结构3。上部结构3可以为天线结构，且具有第一表面31及与第一表面31相对的第二表面32。
[0067]
然后，在上部结构3的第二表面32上形成或安置上部保护层29以覆盖第三上部金属层35c。
[0068]
然后，进行分割工艺以获得多个如图1所示的堆叠结构1。
[0069]
图12到图21说明根据本发明一些实施例的制造堆叠结构的方法。在一些实施例中，所述方法用于制造图4中所展示的堆叠结构5。
[0070]
参考图12，提供具有离型膜(release film)96的载体94。然后，在载体94上的离型膜96上形成第一下部金属层65a。
[0071]
参考图13，形成或安置第一下部介电层64a以覆盖第一下部金属层65a。然后，在第一下部介电层64a上形成或安置第二下部金属层65b。然后，在第一下层介电层64a上形成或安置第二下部介电层64b，以覆盖第二下部金属层65b。同时，形成下部结构6。另外，在第二下部介电层64b上形成或安置第一上部金属层75a。
[0072]
参考图14，在第二下部介电层64b上形成或安置第一上部介电层74a以覆盖第一上部金属层75a。然后，通过第一下压工具90在第一上部介电层74a上实施第一压缩工艺。在一些实施例中，第一下压工具90可以为实心钢板或实心钢模板。第一下压工具90的整个底表面接触第一上部介电层74a的整个上表面，以将整个第一上部介电层74a压到下部结构6。
[0073]
参考图15，移除第一下压工具90。然后，提供第二下压工具92。在一些实施例，第二下压工具92可以为实心钢板或实心钢模板，且可以界定中心孔921。在一些实施例中，第二下压工具92从俯视看可以为金属环结构。
[0074]
参考图16，第二压缩工艺实施在第一上部介电层74a。此时，将第二下压工具92应用于或施加于第一上部介电层74a的上表面741a，因此，第一上部介电层74a对应于第二下压工具92的实心部分的部分被下压，以形成从第一上部介电层74a的上表面741a凹入的凹口77。
[0075]
参考图17，移除第二下压工具92。
[0076]
参考图18，在第一上部介电层74a上形成或安置第二上部金属层75b。然后，在第一上部介电层74a上形成或安置第二上部介电层74b，以覆盖第二上部金属层75b并延伸到凹口77中。然后，在第二上部介电层74b上形成或安置第三上部金属层75c。
[0077]
参考图19，在第二上部介电层74b上形成或安置第三上部介电层74c以覆盖第三上部金属层75c。然后，在第三上部介电层74c上形成或安置第四上部金属层75d。同时，形成上部结构7。
[0078]
参考图20，移除具有离型膜96的载体94。
[0079]
参考图21，在上部结构7的第二表面72上形成或安置上部保护层29以覆盖第四上部金属层75d。上部保护层29可以界定多个开口以暴露第四上部金属层75d的部分。
[0080]
然后，进行分割工艺以获得多个如图5所示的堆叠结构4。
[0081]
除非另有规定，否则例如“在...上面”、“在...下面”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“在...上方”、“在...下方”等等的空间描述是相对于图中所展示的定向指示。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任一定向或方式进行空间布置，只要此布置不背离本发明的实施例的优点。
[0082]
如本文中所使用，术语“大约”，“基本上”，“基本”和“约”用于描述及考虑小变化。在结合事件或情形使用时，所述术语可是指其中事件或情形确切地发生的情况以及其中事件或情形近似地发生的情况。举例来说，当结合数值使用时，所述术语可是指小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％，或小于或等于
±
0.05％。举例来说，如果第一数值在小于或等于第二数值的
±
10％(例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％，或小于或等于
±
0.05％)的变化范围内，那么第一数值可被认为“基本上”相同或等于第二数值。举例来说，“基本上”垂直可是指小于或等于
±
10
°
的相对于90
°
的角度变化范围，例如小于或等于
±5°
，小于或等于
±4°
，小于或等于
±3°
，小于或等于
±2°
，小于或等于
±1°
，小于或等于
±
0.5
°
，小于或等于
±
0.1
°
，或小于或等于
±
0.05
°
。
[0083]
如果两个表面之间的位移不大于5μm，不大于2μm，不大于1μm，或不大于0.5μm，那么两个表面可被认为共面或基本上共面。如果表面的最高点与最低点之间的位移不大于5μm，不大于2μm，不大于1μm，或不大于0.5μm，那么表面可被认为是基本上扁平。
[0084]
如本文中所使用，除非上下文另有明确指示，否则单数术语“一(a)”、“一(an)”及“所述”可包含复数对象。
[0085]
如本文中所使用，术语“导电”、“导电”及“导电率”是指传输电流的能力。导电材料通常指示展现对电流流动的极少或零对抗的那些材料。导电率的一个度量为西门子/米(s/m)。通常，导电材料为具有大于大约104s/m的导电率的材料，例如至少105s/m或至少106s/m。材料的导电率有时可随温度变化。除非另有规定，否则材料的导电率是在室温下进行测量。
[0086]
另外，数量、比率及其它数值有时在本文中以范围格式呈现。应理解，此范围格式是出于便利及简洁起见而使用且应灵活地理解为包含明确规定为范围的限制的数值，而且还包含所述范围内囊括的所有个别数值或子范围，犹如每一数值及子范围是明确规定的。
[0087]
虽然已参考本发明的特定实例描述并说明本发明，但这些描述及说明并非限制性。所属领域的技术人员应理解，在不背离如随附权利要求书所界定的本发明的真实精神及范围的情况下，可做出各种改变且可替代等效物。说明可不必按比例绘制。由于制造工艺
及容限，因此本发明中的精巧呈现与实际设备之间可存在差异。可存在本发明的未具体说明的其它实施例。说明书及图式应视为说明性而非限制性。可进行修改以使特定情况、材料、物质组合物、方法或工艺适应本发明的目的、精神及范围。所有此些修改意欲属于随附的权利要求书的范围内。虽然已参考以特定次序执行的特定操作来描述本文中所公开的方法，但应理解，可在不背离本发明的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非本文中特别指明，否则操作的次序及分组并非本发明的限制。