LDMOS器件及其形成方法与流程

ldmos器件及其形成方法
技术领域
1.本发明实施例涉及半导体制造领域，尤其涉及一种ldmos器件及其形成方法。


背景技术：

2.随着功率集成电路的飞速发展，功率半导体器件的研究与开发显得愈发重要。ldmos是dmos器件的一种横向高压器件。具有耐压高、增益大、失真低等优点，并且更易与cmos工艺兼容，因此在射频集成电路中得到了广泛的应用。
3.然而，现有的ldmos器件的性能不佳。
4.有鉴于此，如何提高ldmos器件的性能，成为本领域技术人员亟需解决的技术问题。


技术实现要素：

5.本发明实施例解决的问题是提供一种ldmos器件及其形成方法，优化ldmos器件的性能。
6.为解决上述问题，本发明实施例提供一种ldmos器件的形成方法，包括：
7.提供基底，所述基底内形成有相邻的阱区和漂移区，所述阱区包括第一衬底和凸出于所述第一衬底的第一鳍部，所述漂移区包括第二衬底，所述第二衬底的顶面与所述第一鳍部的顶面齐平；
8.在所述第一鳍部露出的所述第一衬底上形成氧化层，所述氧化层的高度低于所述第一鳍部的高度。
9.相应的，本发明实施例还提供一种ldmos器件，包括：
10.基底，所述基底内形成有相邻的阱区和漂移区，所述阱区包括第一衬底和凸出于所述第一衬底的第一鳍部，所述漂移区包括第二衬底，所述第二衬底的顶面与所述第一鳍部的顶面齐平；
11.氧化层，设置于所述第一鳍部露出的所述第一衬底上，所述氧化层的高度低于所述第一鳍部的高度。
12.与现有技术相比，本发明实施例的技术方案具有以下优点：
13.本发明实施例所提供的ldmos器件的形成方法，通过在阱区形成凸出于第一衬底的第一鳍部，以及在漂移区形成与第一鳍部的顶面齐平的第二衬底，后续在第一鳍部之间形成用以隔离器件的氧化层时，衬底与氧化层接触面即为硅/氧化物界面，由于第二衬底上未形成有鳍部，因而第二衬底上无需形成用于隔离器件的氧化层，通过将漂移区的第二衬底设置为平面结构，第二衬底上不形成用于隔离鳍状结构的氧化层，与漂移区第二衬底上完全形成有鳍状结构相比，能够降低漂移区的硅/氧化物界面面积，因而能够降低界面态缺陷生成的概率，降低热载流子被俘获在界面态的缺陷里的概率，避免漏极电流下降，有利于提高ldmos器件的稳定性，进一步地，本发明实施例所提供的ldmos器件的形成方法，不会降低漂移区的载流子浓度，因而在提高ldmos器件可靠性能的同时不影响器件的rf性能，提高
器件性能。
附图说明
14.图1至图11是本发明实施例ldmos器件的形成方法一实施例中各步骤对应的结构示意图。
15.图12是本发明实施例所提供的ldmos器件的结构示意图的俯视图。
具体实施方式
16.由背景技术可知，目前所形成的半导体结构存在性能不佳的问题。
17.经分析，在finfet技术中传统的射频ldmos结构中，阱区和漂移区都是由鳍状结构组成的，由于漂移区鳍状结构的三维特性，因此漂移区的硅/氧化物界面区(3d结构)要比平面射频ldmos结构高得多，由于具有较大的硅/氧化物界面，在高压应力作用下，热载流子因撞击电离而产生，并被困在界面态的缺陷里的概率增加，导致漏极电流下降，这种ldmos结构往往存在hci故障问题，导致ldmos器件的可靠性能下降。
18.为了提高ldmos器件的可靠性能，可以降低漂移区掺杂浓度以降低电场，从而减少高电压应力时产生的热载流子，降低漏极电流，器件可以通过hci测试。但是同时会伴随漂移区电阻增大，导致导电性能降低，射频(radio frequency，rf)性能下降。
19.为了在提高ldmos器件可靠性能的同时不影响rf性能，本发明实施例提供了一种ldmos器件及其形成方法，其中，形成方法包括：
20.提供基底，所述基底内形成有相邻的阱区和漂移区，所述阱区包括第一衬底和凸出于所述第一衬底的第一鳍部，所述漂移区包括第二衬底，所述第二衬底的顶面与所述第一鳍部的顶面齐平；
21.在所述第一鳍部露出的所述第一衬底上形成氧化层，所述氧化层的高度低于所述第一鳍部的高度。
22.本发明实施例所提供的ldmos器件的形成方法，通过在阱区形成凸出于第一衬底的第一鳍部，以及在漂移区形成与第一鳍部的顶面齐平的第二衬底，后续在第一鳍部之间形成用以隔离器件的氧化层时，衬底与氧化层接触面即为硅/氧化物界面，由于第二衬底上未形成有鳍部，因而第二衬底上无需形成用于隔离器件的氧化层，通过将漂移区的第二衬底设置为平面结构，第二衬底上不形成用于隔离鳍状结构的氧化层，与漂移区第二衬底上完全形成有鳍状结构相比，能够降低漂移区的硅/氧化物界面面积，因而能够降低界面态缺陷生成的概率，降低热载流子被俘获在界面态的缺陷里的概率，避免漏极电流下降，有利于提高ldmos器件的稳定性，进一步地，本发明实施例所提供的ldmos器件的形成方法，不会降低漂移区的载流子浓度，因而在提高ldmos器件可靠性能的同时不影响器件的rf性能，提高器件性能。
23.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
24.图1至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
25.参考图1和图2，其中，图1是图2沿aa’方向的示意图；
26.结合图1和图2，提供基底10，所述基底内形成有相邻的阱区101和漂移区102，所述阱区101包括第一衬底100和凸出于所述第一衬底100的第一鳍部201，所述漂移区102包括第二衬底200，所述第二衬底200的顶面与所述第一鳍部201的顶面齐平；
27.所述基底10用于为后续形成半导体结构提供工艺平台。
28.本实施例中，所述基底10的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述基底的材料可以是适宜于工艺需要或易于集成的材料。
29.在所述基底内形成相邻接的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
30.所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
31.具体地，本实施例中，所述半导体结构用于形成nldmos时，所述第一型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种。
32.所述半导体结构用于形成pldmos时，所述第一型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种。
33.本实施例中，所述基底10为一体型结构，从而有利于简化工艺流程。
34.图形化阱区的所述基底10，形成第一衬底100和凸出于所述第一衬底100的第一鳍部。同时，未进行刻蚀的漂移区的基底作为第二衬底200。
35.具体地，所述第一鳍部201的形成步骤包括：
36.在所述基底10上形成鳍部掩膜层(未示出)；
37.形成遮挡层，所述遮挡层覆盖所述漂移区对应的所述鳍部掩膜层；
38.以所述鳍部掩膜层和所述遮挡层为掩膜，图形化所述遮挡层暴露出的所述阱区对应的基底，形成第一衬底100以及凸出于所述第一衬底100的分立的第一鳍部201。
39.本实施例中，遮挡层覆盖所述漂移区对应的所述鳍部掩膜层，用于后续制程中刻蚀所述阱区的基底100形成第一衬底和凸出于第一衬底上的分立的第一鳍部201时，避免对漂移区的基底材料造成刻蚀，以形成与第一鳍部201的顶面齐平的第二衬底200。
40.本实施例中，所述鳍部掩膜层的材料为氮化硅，可以采用cvd(chemical vapor deposition，化学气相沉积)工艺形成。在其他实施例中，所述鳍部掩膜层的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅中的一种或多种。
41.本实施例中，所述遮挡层的材料与所述鳍部掩膜层的材料不同，所述遮挡层的材料为无定形碳，在其他实施例中，所述遮挡层的材料还可以为odl材料或darc材料。
42.所述第一鳍部201用于后续提供鳍式场效应晶体管的沟道。
43.本实施例中，所述第一鳍部201的材料为硅，由于所述第一鳍部201与所述第一衬底100通过对一体型基底进行刻蚀所得到，所形成的所述第一衬底100的材料也为硅衬底。在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬
底。
44.需要说明的是，由于阱区的第一衬底、第一鳍部和漂移区的第二衬底是在一个图形化工艺中实现的，漂移区的基底因通过遮挡层进行遮挡未进行刻蚀，因此，本步骤形成的第一鳍部的顶面与第二衬底的顶面是齐平的。
45.也就是说，在本步骤中，通过刻蚀一体型基底，形成第一衬底100和凸出于所述第一衬底100的分立的第一鳍部201，未刻蚀的区域作为第二衬底。
46.本实施例中，通过自对准双重图形化技术(self-aligned double patterning，sadp)或自对准四重图形化技术(self-aligned quadruple patterning，saqp)图形化所述基底10，从而有利于提高所述第一鳍部201的图形密度和精度，实现更小周期图形成像。
47.当然，所述基底的表层可以包含至少一个半导体材料层，所述第一鳍部201与所述第一衬底100通过对同一半导体材料层进行刻蚀所得到。所述第一鳍部201与所述第一衬底100的材料相同，在本实施例中，所述第一鳍部201的材料为硅。未刻蚀的半导体材料层的顶面作为第二衬底的顶面。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基底，对应的，所述半导体材料层可以为所述绝缘体上的硅衬底或锗衬底等。
48.具体地，所述基底还可以包括第一半导体材料层以及位于所述第一半导体材料层上的第二半导体材料层，所述第一半导体材料层用于为后续形成第一衬底提供工艺基础，所述第二半导体材料层用于为后续形成第一鳍部提供工艺基础，从而达到精确控制后续第一鳍部形成高度的目的。
49.所述第二半导体材料层可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟或者上述材料中的多个材料的叠层。所述第一半导体材料层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一半导体材料层还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底，在一些具体的实现中，所述第一半导体材料层可以为与第二半导体材料层是相同的材料，本领域技术人员可以根据实际需要进行选取。
50.具体地，所述第一鳍部的形成步骤可以包括：
51.在所述基底上形成鳍部掩膜层；
52.形成遮挡层，所述遮挡层覆盖所述漂移区对应的所述鳍部掩膜层；
53.以所述鳍部掩膜层和所述遮挡层为掩膜，图形化所述遮挡层暴露出的所述阱区对应的第二半导体材料层，形成第一鳍部，并以所述第一鳍部下的第一半导体材料层作为第一衬底。未刻蚀的第二半导体材料层的顶面作为第二衬底的顶面。
54.所述第一鳍部201与所述第一衬底100的材料相同，在本实施例中，所述第一鳍部201的材料为硅。
55.接着，参考图3，图3是图2沿dd’方向的示意图。在所述第一鳍部201露出的所述第一衬底100上形成氧化层109，所述氧化层109的高度低于所述第一鳍部201的高度。
56.在形成所述多个并行的第一鳍部后，还进一步在所述第一鳍部露出的第一衬底的顶面形成氧化层，以隔离所述第一衬底和所述第一衬底上的器件结构。所述氧化层109的材料为二氧化硅。
57.通过在阱区形成凸出于第一衬底的第一鳍部，以及在漂移区形成与第一鳍部的顶面齐平的第二衬底，后续在第一鳍部之间形成用以隔离器件的氧化层时，衬底与氧化层接
触面即为硅/氧化物界面，由于第二衬底上未形成有鳍部，因而第二衬底上无需形成用于隔离器件的氧化层，通过将漂移区的第二衬底设置为平面结构，第二衬底上不形成用于隔离鳍状结构的氧化层，与漂移区第二衬底上完全形成有鳍状结构相比，能够降低漂移区的硅/氧化物界面面积，因而能够降低界面态缺陷生成的概率，降低热载流子被俘获在界面态的缺陷里的概率，避免漏极电流下降，有利于提高ldmos器件的稳定性，进一步地，本发明实施例所提供的ldmos器件的形成方法，不会降低漂移区的载流子浓度，因而在提高ldmos器件可靠性能的同时不影响器件的rf性能，提高器件性能。
58.接着，请参考图4和图5，图4是图3视角的示意图，图5是图1视角的剖视图，在所述阱区和漂移区交界处的基底上形成栅极结构，所述栅极结构横跨所述第一鳍部，且在沿所述第一鳍部延伸方向上，所述栅极结构覆盖部分所述第一鳍部和部分所述漂移区以及所述氧化层。
59.在沿所述第一鳍部延伸方向上，所述栅极结构覆盖部分所述第一鳍部和部分所述漂移区，且随着栅极结构对漂移区覆盖面积的增加，漂移区和沟道之间的最大电场下降，载流子数量下降，有利于提高器件的稳定性。另一方面，随着栅极结构对漂移区覆盖面积的增加，栅极结构和漏极之间的电容增加，器件的rf性能下降。因此，为了平衡器件的稳定性和rf性能，在沿所述第一鳍部延伸方向上，栅极结构与漂移区有重叠即可，栅极结构与漂移区的重叠尺寸依具体工艺和性能要求而定。
60.具体地，如图5所示，本实施例中，形成栅极结构103的步骤包括：
61.首先，在所述第一衬底100和第二衬底200上形成栅介质材料层(未示出)，所述栅介质材料层覆盖所述第一衬底100和所述第二衬底200；
62.接着，在所述栅介质材料层上沉积栅极材料层，所述栅极材料层覆盖所述栅介质材料层；
63.图形化所述栅极材料层和所述栅介质材料层，形成栅介质层1031以及位于所述栅介质层上的栅极层1032，所述栅介质层1031和栅极层1032构成所述栅极结构103。
64.本实施例中，所述图形化所述栅极材料层和所述栅介质材料层的工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述栅极结构103的形貌满足工艺需求。
65.在本实施例中，所述栅介质层1031为氧化硅，所述栅极层1032为多晶硅。在本发明的其他实施例中，所述栅介质层也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述栅极层也可以为al、cu、ag、au、pt、ni、ti、co或者w等金属栅极材料。
66.继续参考图5，本实施例中，形成所述栅极结构103的步骤还包括：形成覆盖所述栅介质层和栅极层侧壁的侧墙110。侧墙110分别位于所述栅介质层和栅极层的两个相对的侧壁上。在所述半导体结构的形成过程中，所述侧墙110对栅介质层和栅极层的侧壁起到保护作用，所述侧墙110还用于定义源区的形成区域。
67.形成所述侧墙110的工艺步骤包括：形成保形覆盖所述基底、所述栅极层和所述栅介质层的侧墙材料层(图中未示出)，并采用刻蚀工艺去除所述栅极层顶部和所述基底顶部的侧墙材料层，形成侧墙110。
68.在本实施例中，所述侧墙110的材料为氧化硅。在本发明的其他实施例中，所述侧墙的材料也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳
氮化硼中的一种或多种。
69.当然，在其他实施例中，栅极结构的形成方式还可以是先形成伪栅结构，再形成侧墙，之后去除伪栅结构，沉积导电栅极。
70.第一鳍部形成过程中，在由立体的第一鳍部向平面的第二衬底过渡时，为了便于工艺控制，提高阱区的第一鳍部与漂移区的第二衬底相接处的可靠性连接，同时为了能够增强栅极结构对沟道的控制，在第一鳍部的形成过程中，可以同时在漂移区中形成第二鳍部，如此，所述栅极结构横跨所述第一鳍部和所述第二鳍部，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应。
71.因此，请参考图6，在一种具体实施例中，所述漂移区还包括第三衬底和凸出于所述第三衬底的第二鳍部，所述第二鳍部与所述第一鳍部连接，所述第二鳍部的顶面与所述第一鳍部的顶面齐平且所述第二鳍部与所述第一鳍部的延伸方向相同，所述第三衬底位于所述第一衬底和所述第二衬底之间，所述第二鳍部位于所述第一鳍部和所述第二衬底之间。
72.需要说明的是，为了简化工艺，所述基底为一体型结构。通过刻蚀基底，形成第一衬底、凸出于第一衬底的第一鳍部、第二衬底、第三衬底以及凸出于第三衬底的第二鳍部。
73.所述第二鳍部与所述第一鳍部连接是指第一鳍部和第二鳍部相接触且延伸方向相同，在刻蚀阱区的基底的同时，还对靠近阱区一侧的漂移区进行刻蚀，以同时形成第一鳍部和第二鳍部。
74.如图6所示，区域i表示阱区所在区域，区域ⅱ表示漂移区所在区域，漂移区内包含第二衬底200和第三衬底300以及凸出于第三衬底300的第二鳍部202。
75.具体地，为简化工艺并保证所述第一鳍部201和所述第二鳍部202的连接，所述第一鳍部201和所述第二鳍部202可以同时形成，所述第一鳍部201和所述第二鳍部202的形成步骤包括：
76.在所述基底上形成鳍部掩膜层(未示出)；
77.形成遮挡层(未示出)，所述遮挡层覆盖部分所述漂移区对应的所述鳍部掩膜层，所述遮挡层位于所述漂移区远离阱区的一侧的基底上；
78.以所述鳍部掩膜层和所述遮挡层为掩膜，图形化所述遮挡层暴露出的所述阱区和所述漂移区对应的基底，形成第一衬底100以及凸出于所述第一衬底100的分立的第一鳍部201、第三衬底300以及凸出于所述第三衬底300的分立的第二鳍部202。
79.在另一实施例中，所述基底还可以包括第一半导体材料层以及位于所述第一半导体材料层上的第二半导体材料层，从而达到精确控制后续第一鳍部和第二鳍部形成高度的目的。
80.在所述基底上形成鳍部掩膜层(未示出)；
81.形成遮挡层(未示出)，所述遮挡层覆盖部分所述漂移区对应的所述鳍部掩膜层，所述遮挡层位于所述漂移区远离阱区的一侧的基底上；
82.以所述鳍部掩膜层和所述遮挡层为掩膜，图形化所述遮挡层暴露出的所述阱区和所述漂移区对应的第二半导体材料层，形成位于阱区的第一鳍部和位于漂移区的第二鳍部，并以所述第一鳍部下的第一半导体材料层作为第一衬底，以所述第二鳍部下的第一半
导体材料层作为第三衬底。
83.当然，当所述漂移区还包括第三衬底和凸出于所述第三衬底的第二鳍部时，在所述第一鳍部露出的所述第一衬底上形成氧化层的同时，还在所述第二鳍部露出的所述第三衬底上形成氧化层。
84.结合图6参考图7，图7是沿图6中bb’方向的剖视图。当漂移区中包含第二鳍部202和与第二鳍部202齐平的第二衬底200时，所述栅极结构103横跨所述第一鳍部201和所述第二鳍部202，在沿所述第一鳍部201延伸方向上，所述栅极结构103覆盖部分所述第一鳍部201的侧壁和顶面和至少部分所述第二鳍部202的侧壁和顶面，以及所述氧化层。
85.所述栅极结构覆盖至少部分所述第二鳍部的侧壁和顶面，指的是在沿所述第一鳍部延伸方向上，漂移区内的所述栅极结构可以覆盖部分所述第二鳍部，也可以是漂移区内的栅极结构完全覆盖所述第二鳍部。
86.在本实施例中，为了便于加工，在形成第一鳍部和第二鳍部的步骤中，漂移区内的所述栅极结构覆盖部分所述第二鳍部，即栅极结构横跨第一鳍部和第二鳍部。如此，所述栅极结构完全横跨在所述第一鳍部和所述第二鳍部上，提高了栅极结构对沟道的控制能力，能够很好的抑制短沟道效应。如图5中l表示沿第一鳍部延伸方向上，第二鳍部的尺寸。可以看到，栅极结构覆盖部分第二鳍部。通过在漂移区内形成部分未被栅极结构覆盖的第二鳍部，能够便于工艺控制，提高第二鳍部与第二衬底相接处的连接可靠性。
87.参考图8，形成所述栅极结构103之后，还包括：
88.在所述漂移区102的远离所述栅极结构103的一侧形成漏区105。
89.在形成漏区105的同时，还可以在所述阱区101内形成源区104。当然，在其他实施例中，源区和漏区还可以是在形成栅极结构之前形成。在半导体结构工作时，所述源区104和漏区105为沟道提供应力，增大沟道中载流子的迁移速率。
90.本实施例中，通过掩膜在预设区域的阱区101内形成所述源区104，在预设区域的漂移区102内形成所述漏区105，从而避免向第一衬底100的其他区域和第二衬底200的其他区域内掺杂离子。
91.具体的，所述源区104位于所述栅极结构103一侧的阱区101内，所述源区104中掺杂有第一型离子；所述漏区105位于所述栅极结构103另一侧的漂移区102内，所述漏区105中掺杂有第一型离子；所述漏区105和源区104内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同。
92.本实施例中，所述半导体结构为nldmos，所述源区104和漏区105内的所述第一型离子为n型离子。在其他实施例中，当所述半导体结构为pldmos时，所述源区和漏区内的所述第一型离子相应为p型离子。
93.继续参考图8，本实施例中，半导体结构的形成方法还包括：采用离子注入的方式对所述栅极结构103露出的所述阱区的顶端掺杂第二型离子，形成所述掺杂区106，所述掺杂区106位于所述源区104的远离所述栅极结构103的一侧。离子注入具有操作简单，工艺成本低等特点。
94.需要说明的是，形成源区104、漏区105和掺杂区106的顺序不做限定。
95.参考图9-图11，形成所述栅极结构103后，还包括：
96.在所述栅极结构和所述漏区之间形成隔离层，所述隔离层覆盖部分所述栅极结构
和所述漂移区的基底；
97.隔离层107用于避免后续导电结构108直接与栅极结构103接触。
98.所述隔离层保形覆盖所述栅极结构103以及所述栅极结构103和导电结构之间的基底。这样在后续填充导电结构108的过程中，能够避免导电结构108与栅极结构103直接接触造成的短路。
99.形成所述隔离层107的步骤包括：
100.在所述基底上形成隔离材料层(未示出)，所述隔离材料层分别覆盖所述基底以及所述栅极结构；
101.去除部分所述隔离材料层，在所述栅极结构和所述漏区之间形成所述隔离层。
102.在本实施例中，所述隔离层为金属硅化物阻挡层，利用金属硅化物阻挡层不会与钛或钴等金属发生反应的特性，以防止在部分区域形成金属硅化物。在本实施例中，所述隔离层的材料为氧化硅。
103.在远离所述漏区105的一侧的所述隔离层上形成导电结构108(示于图11中)，在沿所述第一鳍部延伸方向上(即图11中x方向)，所述导电结构108覆盖部分所述栅极结构103。
104.在半导体器件通电时，导电结构108(示于图11中)与漂移区102形成纵向电场(图11中的y方向)，该电场能够降低漂移区的载流子浓度，使得耗尽区宽度增加，漂移区的最大电场下降，进一步提高器件的稳定性能。
105.在所述形成隔离层107后形成所述导电结构108之前，还包括：
106.在所述基底上形成层间介质层130，所述层间介质层130覆盖所述基底和所述隔离层107。
107.所述层间介质层130用于为后续形成导电结构提供工艺平台，而且，通过所述层间介质层130，使得所述导电结构与其他电连接结构实现电隔离。因此，所述层间介质层130的材料为介电材料。
108.本实施例中，所述层间介质层130的材料为氧化硅。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
109.如图9所示，形成层间介质层130的步骤包括：在所述衬底和栅极结构103上形成介电材料层(图未示)；对所述介电材料层进行平坦化处理，形成层间介质层130。
110.参考图10和图11，形成所述导电结构的步骤包括：
111.刻蚀所述层间介质层，形成露出所述层间介质层的第一沟槽121；
112.在所述第一沟槽121中填充导电材料，形成所述导电结构。
113.所述导电结构的材料为金属材料或者金属硅化物。
114.在所述层间介质层130中形成有导电结构108，且所述导电结构108底端与隔离层107接触。
115.导电结构的材料是金属材料。本实施例中，所述导电结构108的材料为钨(w)。在其他实施例中，所述导电结构的材料还可以是al、cu、ag或au等导电材料。
116.本实施例中，采用电化学电镀工艺填充所述导电材料。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
117.本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层130，形成所述第一沟槽121。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一沟
槽121的形貌满足工艺需求，且还有利于提高所述层间介质层130的去除效率。在干法刻蚀工艺的过程中能够隔离层的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。
118.当然，在形成露出所述隔离层的第一沟槽121的同时，还可以通过刻蚀所述层间介质层130形成第一通孔122，所述第一通孔122分别露出所述掺杂区106、源区104、漏区105或者栅极结构103；
119.向所述第一通孔122中填充导电材料，形成接触孔插塞120，各接触孔插塞120分别是与源区电连接的源电极，与漏区电连接的漏电极、与栅极结构电连接的栅电极以及与掺杂区电连接的接地电极。
120.相应的，本发明实施例还提出了一种ldmos器件，参考图11，示出了本实施例半导体结构的剖面结构示意图。图12是ldmos器件的俯视图；图11是图12沿cc’方向的剖视图。
121.如图11和图12所示，本发明实施例提供的ldmos器件，包括：
122.基底10，所述基底内设置有相邻的阱区101和漂移区102，所述阱区包括第一衬底100和凸出于所述第一衬底100的第一鳍部201，所述漂移区102包括第二衬底200，所述第二衬底200的顶面与所述第一鳍部201的顶面齐平；
123.氧化层，设置于所述第一鳍部201露出的所述第一衬底100上，所述氧化层的高度低于所述第一鳍部201的高度。
124.本实施例中，所述基底10的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述基底的材料可以是适宜于工艺需要或易于集成的材料。
125.当然，所述基底的表层可以包含至少一个半导体材料层，所述第一鳍部201与所述第一衬底100通过对同一半导体材料层进行刻蚀所得到。所述第一鳍部201与所述第一衬底100的材料相同，在本实施例中，所述第一鳍部201的材料为硅。未刻蚀的半导体材料层的顶面作为第二衬底的顶面。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基底，对应的，所述半导体材料层可以为所述绝缘体上的硅衬底或锗衬底等。
126.具体地，所述基底还可以包括第一半导体材料层以及位于所述第一半导体材料层上的第二半导体材料层，所述第一半导体材料层用于为后续形成第一衬底提供工艺基础，所述第二半导体材料层用于为后续形成第一鳍部提供工艺基础，从而达到精确控制后续第一鳍部形成高度的目的。
127.所述第二半导体材料层可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟或者上述材料中的多个材料的叠层。所述第一半导体材料层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述第一半导体材料层还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底，在一些具体的实现中，所述第一半导体材料层可以为与第二半导体材料层是相同的材料，本领域技术人员可以根据实际需要进行选取。
128.在所述基底内形成相邻接的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
129.所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
130.具体地，本实施例中，所述半导体结构为nldmos时，所述第一型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种。
131.所述半导体结构为pldmos时，所述第一型离子为p型离子，所述p型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为n型离子，所述n型离子包括磷离子、砷离子和锑离子中的一种或多种。
132.本实施例中，所述基底10为一体型结构，从而有利于简化工艺流程。在其他实施例中，所述基底还可以包括半导体材料层以及位于所述第一半导体材料层上的第二半导体材料层，从而达到精确控制后续第一鳍部形成高度的目的。
133.所述第一鳍部201用于提供鳍式场效应晶体管的沟道。所述第一鳍部201与所述第一衬底100通过对同一半导体材料层进行刻蚀所得到。所述第一鳍部201与所述第一衬底100的材料相同，在本实施例中，所述第一鳍部201的材料为硅。未刻蚀的鳍部材料层的顶面作为第二衬底的顶面。
134.本实施例中，所述第一衬底100和第二衬底200为硅衬底。在其他实施例中，所述第一衬底和第二衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
135.本发明实施例所提供的ldmos器件，通过在阱区设置凸出于第一衬底的第一鳍部，以及在漂移区设置与第一鳍部的顶面齐平的第二衬底，第一鳍部之间形成有用以隔离器件的氧化层，衬底与氧化层接触面即为硅/氧化物界面，由于第二衬底上未设置有鳍部，因而第二衬底上无需形成鳍部的氧化层，通过将漂移区的第二衬底设置为平面结构，第二衬底上不设置用于隔离鳍状结构的氧化层，与漂移区第二衬底上完全设置有鳍状结构相比，能够降低漂移区的硅/氧化物界面面积，因而能够降低界面态缺陷生成的概率，降低热载流子被俘获在界面态的缺陷里的概率，避免漏极电流下降，有利于提高ldmos器件的稳定性，进一步地，本发明实施例所提供的ldmos器件，不会降低漂移区的载流子浓度，因而在提高ldmos器件可靠性能的同时不影响器件的rf性能，提高器件性能。
136.栅极结构103，位于所述阱区101和漂移区102交界处的基底上，所述栅极结构103横跨所述第一鳍部201，且在沿所述第一鳍部延伸方向上，所述栅极结构覆盖部分所述第一鳍部和部分所述漂移区。
137.所述漂移区102还可以包括第三衬底300和凸出于所述第三衬底300的第二鳍部202，所述第二鳍部202与所述第一鳍部201连接，所述第二鳍部202的顶面与所述第一鳍部201的顶面齐平且所述第二鳍部202与所述第一鳍部201的延伸方向相同(沿图9中x方向延伸)，所述第三衬底300位于所述第一衬底100和所述第二衬底200之间，所述第二鳍部202位于所述第一鳍部201和所述第二衬底200之间；
138.当所述漂移区102还可以包括第三衬底300和凸出于所述第三衬底300的第二鳍部202时，所述氧化层还设置于所述第二鳍部202露出的所述第三衬底300上。
139.如图12所示，区域ⅰ表示阱区所在区域，区域ⅱ表示漂移区所在区域，漂移区内包含第二衬底200和第三衬底300以及凸出于第三衬底300的第二鳍部202。
140.当漂移区还包括第三衬底以及凸出于第三衬底的第二鳍部时，在沿所述第一鳍部
延伸方向上，所述栅极结构覆盖部分所述第一鳍部的侧壁和顶面和部分所述第二鳍部的侧壁和顶面。
141.所述栅极结构覆盖至少部分所述第二鳍部，指的是在沿所述第一鳍部延伸方向上，漂移区内的所述栅极结构可以覆盖部分所述第二鳍部的侧壁和顶面，也可以是漂移区内的栅极结构完全覆盖所述第二鳍部的侧壁和顶面。
142.在本实施例中，为了便于加工，漂移区内的所述栅极结构覆盖部分所述第二鳍部的侧壁和顶面，即栅极结构横跨第一鳍部和第二鳍部。如图10中l表示沿第一鳍部延伸方向上，第二鳍部的尺寸。可以看到，栅极结构覆盖部分第二鳍部的侧壁和顶面。
143.栅极结构包括栅介质层1031，位于所述栅介质层上的栅极层1032，以及覆盖所述栅介质层和栅极层侧壁的侧墙110。
144.侧墙110分别位于所述栅介质层和栅极层的两个相对的侧壁上。所述侧墙110对栅介质层和栅极层的侧壁起到保护作用，所述侧墙110还用于定义源区的形成区域。
145.在本实施例中，所述栅介质层1031为氧化硅，所述栅极层1032为多晶硅。在本发明的其他实施例中，所述栅介质层也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述栅极层也可以为al、cu、ag、au、pt、ni、ti、co或者w等金属栅极材料。
146.在本实施例中，所述侧墙110为氧化硅。在本发明的其他实施例中，所述侧墙也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
147.源区104位于所述栅极结构103一侧的阱区101内，所述源区104中掺杂有第一型离子；所述漏区105位于远离所述栅极结构一侧的所述漂移区内102内，所述漏区105中掺杂有第一型离子；所述漏区105和源区104内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同。掺杂区106位于所述源区104的远离所述栅极结构103的一侧。在半导体结构工作时，所述源区104和漏区105为沟道提供应力，增大沟道中载流子的迁移速率。
148.本实施例中，所述半导体结构为nldmos，所述源区104和漏区105内的所述第一型离子为n型离子。在其他实施例中，当所述半导体结构为pldmos时，所述源区和漏区内的所述第一型离子相应为p型离子。
149.导电结构108，位于远离所述漏区105的一侧的所述漂移区，所述导电结构108覆盖部分所述栅极结构。
150.导电结构的材料是金属材料。本实施例中，所述导电结构108的材料为钨(w)。在其他实施例中，所述导电结构的材料还可以是al、cu、ag或au等导电材料。
151.在半导体器件通电时，导电结构108(示于图11中)与漂移区102形成纵向电场(图11中的y方向)，该电场能够降低漂移区的载流子浓度，使得耗尽区宽度增加，漂移区的最大电场下降，进一步提高器件的稳定性能。
152.隔离层107，位于所述栅极结构和所述导电结构之间，以避免导电结构108直接与栅极结构103接触。
153.所述隔离层107保形覆盖所述栅极结构103以及所述栅极结构103和导电结构之间的基底，能够避免导电结构108与栅极结构103直接接触造成的短路。
154.在本实施例中，所述隔离层107为金属硅化物阻挡层，利用金属硅化物阻挡层不会与钛或钴等金属发生反应的特性，以防止在部分区域形成金属硅化物。在本实施例中，所述
隔离层的材料为氧化硅。
155.层间介质层130用于为后续形成导电结构提供工艺平台，而且，通过所述层间介质层130，使得所述导电结构与其他电连接结构实现电隔离。因此，所述层间介质层130的材料为介电材料。
156.本实施例中，所述层间介质层130的材料为氧化硅。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
157.形成于层间介质层130中的接触孔插塞120，各接触孔插塞120分别是与源区电连接的源电极，与漏区电连接的漏电极、与栅极结构电连接的栅电极以及与掺杂区电连接的接地电极。
158.虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。