半导体结构的制造方法与流程

本公开实施例涉及一种半导体技术，且特别涉及一种半导体结构及其制造方法。

背景技术：

半导体集成电路(integratedcircuit,ic)产业历经指数性增长。集成电路(ic)材料及设计的技术进步已经产生了几世代集成电路(ic)，其中每一世代都比上一世代具有更小更复杂的电路。在集成电路(ic)发展过程中，通常增加了功能密度(即，每芯片面积的内连接装置的数量)，而几何尺寸(即，可使用制造工艺产生的最小部件(或线))却缩小了。这种微缩的工艺通常可经由提高生产效率及降低相关成本带来收益。这种微缩也增加了工艺与制造集成电路(ic)结构(例如三维晶体管)的复杂性。为了实现这些进展，需要在集成电路(ic)工艺与制造中进行相似的发展。举例来说，当装置尺寸持续减小时，装置效能(例如攸关于各种缺陷的装置效能下降)及场效晶体管的制造成本变得更具挑战性。尽管解决这种挑战的方法通常已足够，但并不是在所有方面都完全令人满意。

技术实现要素：

在一些实施例中，一种半导体结构的制造方法包括：沉积一第一导电材料于一第一型的通道堆叠及一第二型的通道堆叠上，第一导电材料具有第一功函数，第一导电材料形成于第一型通道堆叠及第二型通道堆叠两者的多个膜层之间。上述方法还包括从第二型通道堆叠局部去除第一导电材料，使第一导电材料余留于第一型通道堆叠及第二型通道堆叠两者的多个膜层之间，以及完全去除第二型的通道堆叠的第一导电材料。上述方法还包括沉积第二导电材料于第一型通道堆叠及第二型通道堆叠两者上，使得第二导电材料覆盖第一型通道堆叠及位于第一型通道堆叠的膜层之间的第一导电材料。第二导电材料具有不同于第一功函数的第二功函数。

在一些实施例中，一种半导体结构的制造方法包括：沉积一第一导电材料于一通道堆叠上，通道堆叠包括多个纳米结构，第一导电材料沉积于纳米结构之间，第一导电材料具有第一功函数。上述方法还包括局部去除第一导电材料，使得第一导电材料从通道堆叠的外部去除，但是余留于纳米结构之间。上述方法还包括沉积一第二导电材料于通道堆叠的外部上，第二导电材料具有不同于第一功函数的第二功函数。

在一些实施例中，一种半导体结构包括：一第一通道堆叠，具有位于多个纳米结构之间的一第一功函数金属以及环绕第一通道堆叠的一第二功函数金属，第二功函数金属不同于第一功函数金属。上述结构还包括一第二通道堆叠，第二通道堆叠具有第二功函数金属，环绕第二通道堆叠且形成于第二通道堆叠的多个纳米结构之间。

附图说明

图1a及图1b是示出根据本文所述的原理的一实施例的纳米结构装置剖面示意图。

图2是示出根据本文所述的原理的一实施例的沿侧壁的纳米结构装置的不同剖面示意图。

图3a至图3d是示出根据本文所述原理的一实施例的用于形成具有混合金属结构的纳米结构装置的工艺示意图。

图4是示出根据本文所述的原理的一实施例的纳米结构装置的更多细节示意图。

图5是示出根据本文所述的原理的一实施例的用于形成混合功函数金属纳米结构装置的方法流程图。

图6是示出根据本文所述的原理的一实施例的用于形成混合功函数金属纳米结构装置的方法的流程图。

附图标记说明：

100：纳米结构装置

101：p型通道堆叠

102：半导体基底

103：n型通道堆叠

104：主动区

105：硬式掩模层

106、108：通道结构/纳米结构

107：边界结构

200、300：切点

202：第一导电材料

302：第一蚀刻工艺

304：底部抗反射涂层

308：第二蚀刻工艺

310：第二导电材料

402：界面层

404：高k介电层

406：高度

408：宽度

410：间隔

412：距离

500、600：方法

502、504、506、508、602、604、606：工艺步骤

具体实施方式

以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本公开。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达至简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。

再者，在空间上的相关用语，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。

本公开总体上涉及一种半导体装置及其制造，并且更有关于一种场效晶体管(field-effecttransistor,fet)(例如，鳍式场效晶体管(fin-likefet,finfet)、环绕式栅极场效晶体管(gate-all-aroundfet,gaafet)及/或其他场效晶体管(fet))的制造方法。

在一些示例实施例中，为了形成环绕式栅极(gaa)装置，半导体鳍部可包括总共三至十个交替的半导体材料层。当然，本公开不限于这种配置。在本公开中，第一半导体材料包括si，而第二半导体材料包括sige。第一半导体材料及第二半导体材料两者之一(或两者)可掺杂合适的掺杂物(例如，p型掺杂物或n型掺杂物)，以形成所需的场效晶体管(fet)。可分别通过磊晶工艺形成半导体材料，例如分子束磊晶(molecularbeamepitaxy,mbe)工艺，cvd工艺及/或其他合适的磊晶生长工艺。

在许多实施例中，半导体材料204b的交替层配置为提供纳米线或纳米片装置，例如环绕式栅极场效晶体管(gaafet)，以下提供其制作细节。引入环绕式栅极场效晶体管(gaafet)的目的是通过增加栅极-通道耦合，减小截止状态电流及减小短通道效应来改善栅极控制。多栅极装置(例如，环绕式栅极场效晶体管(gaafet))通常包括栅极结构，延伸围绕其通道区(水平或垂直)，而可提供所有侧来使用通道区。环绕式栅极场效晶体管(gaafet)通常与cmos工艺兼容，进而可在保持栅极控制及减轻短通道效应的同时大幅缩小其尺寸。当然，本公开并不仅局限于形成环绕式栅极场效晶体管(gaafet)，也可提供于其他三维fet，例如finfet。

在环绕式栅极(gaa)装置中，通过沉积可选择性刻蚀的交替材料层来形成通道堆叠。举例来说，可在两主动区之间所形成的空间内磊晶生长第一型的半导体材料。然后，可磊晶生长第二型的半导体材料。工艺继续形成第一及第二半导体材料的交替层。然后，使用第一蚀刻工艺(例如，干蚀刻工艺)来切割通道堆叠而露出通道堆叠的每一层。接着可使用第二蚀刻工艺(例如，湿蚀刻工艺)来去除第一半导体材料，同时使第二半导体材料实质上保持完整。余留的第二半导体材料因此可形成纳米线或纳米片的堆叠延伸于两主动区之间。

晶体管装置包括p型及n型晶体管。不同的晶体管类型具有不同的功函数金属。举例来说，在环绕式栅极(gaa)装置的情况下，常见的第一型装置(例如，p型装置)具有p型功函数金属环绕通道，而常见的第二型装置(例如，n型装置)具有n型功函数金属环绕通道。在制造n型及p型装置期间，用于去除n型装置的通道之间的材料的蚀刻工艺可能会无意间损坏环绕p型装置的材料。本文所述的原理则避免了此问题。

根据本文所述的原理，第一导电材料(例如，p型功函数金属)沉积于p型通道堆叠及n型通道堆叠两者上。形成第一导电材料于p型通道堆叠及n型通道堆叠两者的多个膜层之间。之后，局部去除n型通道堆叠的第一导电材料，使第一导电材料余留于p型通道堆叠及n型通道堆叠的多个膜层之间，但是去除外部部分。然后，用光刻胶覆盖p型通道堆叠，以及完全去除n型通道堆叠的第一导电材料。第一导电材料余留于p型堆叠的通道之间。然后，第二导电材料沉积于p型通道堆叠及n型通道堆叠上，使得第二导电材料覆盖p型通道堆叠及位于p型通道堆叠之间的第一导电材料。因此，p型通道堆叠在通道之间具有n型功函数金属，然而p型功函数金属环绕p型通道堆叠。

图1a是示出已形成通道结构106形式的多个纳米结构之后的纳米结构装置100的剖面示意图。根据本示例，纳米结构装置100包括主动区104(例如，源极/漏极装置)，设置于半导体基底102上。多个通道结构106延伸于主动区之间。通道结构106可采取纳米线或纳米片的形式。

硬式掩模层105延伸于通道堆叠的顶部上的主动区之间。硬式掩模层105可包括氧化硅(sio2)、氮化硅(sin)、碳化硅(sic)、氧氮化硅(sion)、氮碳氧化硅(siocn)、氧化铪(hfo2)、氧化铝(al2o3)及氧化锆(zro2)中的至少一种。也可考虑其他材料。

半导体基底102可为硅基底。半导体基底可为硅晶圆的一部分。可考虑其他半导体材料。可掺杂主动区104以产生用于晶体管的源极/漏极区的期望特性的半导体。基底102可包括元素(单元素)半导体(例如，硅、锗及/或其他合适的材料)、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料)、合金半导体(例如，sige、gaasp、alinas、algaas、gainas、gainp、gainasp及/或其他合适的材料)。基底102可为具有相同组成的单层材料。或者，基底102可包括具有适合于集成电路(ic)装置制造的相似或不同组成的多个材料层。在一示例中，基底102可为绝缘体上覆硅(soi)基底，其具有硅层形成于氧化硅层上。在另一示例中，基底102可包括导电层、半导体层、介电层、其他层或其组合。

可使用用于形成环绕式栅极(gaa)装置的各种技术来形成通道结构106。举例来说，可通过沉积第一型的半导体材料于两个主动区之间的空间内来形成通道。然后，可磊晶生长第二型的半导体材料。工艺继续形成第一及第二半导体材料的交替层。然后，使用第一蚀刻工艺(例如，干蚀刻工艺)来切割通道堆叠并露出通道堆叠的每一层。然后，可使用第二蚀刻工艺(例如，湿蚀刻工艺)去除第一半导体材料，同时使第二半导体材料实质上保持完整。余留的第二半导体材料因此可形成纳米线或纳米片的堆叠延伸于两个主动区之间。通道可包括以下材料中的至少一种：硅(si)、硅锗(sige)、锗(ge)、砷化镓(gaas)及磷化铟(inp)。

图1b是示出形成第一导电材料202，环绕纳米结构装置通道结构106并沿着主动区104的侧壁。第一导电材料可为p型功函数金属。此类金属设计为p型金属闸提供理想功能所需的特性。p型功函数金属的各种示例可包括但不限于氮化碳钨(wcn)、氮化钽(tan)、氮化钛(tin)、氮化铝钛(tialn)、氮化硫钨(ungstensulfurnitride,tsn)、钨(w)、钴(co)、钼(mo)等等。

图1b也示出了两个切点200及300。第一切点200沿着通道结构106的中心。图3a-图3d示出沿着第一切点200的示意图。第二切割点300沿着主动区104的侧壁。在沿着侧壁形成第一导电材料202之后，沿着第二切割点300的示意图示出于图2。

图2是示出沿着主动区102的侧壁的纳米结构装置的不同剖面示意图。图2是示出p型通道堆叠101及n型通道堆叠103。p型通道堆叠101包括纳米结构106的堆叠。n型通道堆叠103包括纳米结构108的堆叠。n型通道堆叠103通过边界结构107与p型通道堆叠101隔开。边界结构107可包括低k介电材料。举例来说，边界结构107可包括氮化硅(sin)、碳氮化硅(sicn)及氮碳氧化硅(siocn)的其中一种。也可使用其他材料。举例来说，可使用介电常数小于7的其他材料。

图2也示出形成第一导电材料202环绕通道结构106、108。第一导电材料202覆盖侧壁，并示出于图2的侧壁切割点200。导电材料可为p型功函数金属。此类金属设计为p型金属闸提供理想功能所需的特性。p型功函数金属的各种示例可包括但不限于氮化碳钨(wcn)、氮化钽(tan)、氮化钛(tin)、氮化铝钛(tialn)、氮化硫钨(tsn)、钨(w)、钴(co)、钼(mo)、钌(ru)、钼(mo)、铂(pt)、钛(ti)、铝(al)、碳化钽(tac)、氮碳化钽(tacn)、氮化钽硅(tasin)、氮化钛硅(tisin)、其他合适的材料或其组合。导电材料202可通过任何合适的方法形成，例如cvd、ald、pvd、电镀、化学氧化、热氧化、其他合适的方法或其组合。之后，可进行一或多种研磨工艺(例如，cmp)，以去除任何过量的导电材料并使装置的上表面平坦化。

图3a至图3d是示出用于形成具有混合金属结构的纳米结构装置的示例性工艺的示意图。相似于图2，图3a示出了第一导电材料202。第一导电材料202环绕通道结构106及108。

图3b是示出用于局部去除第一导电材料202的第一蚀刻工艺302。第一蚀刻工艺302可为等向性蚀刻工艺，例如湿蚀刻工艺。对第一蚀刻工艺302进行足够长的时间，以去除环绕通道结构106及108的外部的第一导电材料202，但未有足够长的时间将其从通道之间去除。可以看出，第一导电材料202余留于通道结构106及108之间的空间。湿蚀刻工艺可使用酸性蚀刻剂，例如：硫酸(h2so4)、高氯酸(hclo4)、氢碘酸(hi)、氢溴酸(hbr)、硝酸(hno3)、盐酸(hcl)、乙酸(ch3cooh)、柠檬酸(c6h8o7)、高碘酸钾(kio4)、酒石酸(c4h6o6)、苯甲酸(c6h5cooh)、四氟硼酸(hbf4)、碳酸(h2co3)、氰化氢(hcn)、亚硝酸(hno2)、氢氟酸(hf)或磷酸(h3po4)。在一些示例中，可使用于碱性蚀刻剂。上述蚀刻剂可包括但不限于氢氧化铵(nh4oh)及氢氧化钾(koh)。

图3c是示出第二蚀刻工艺308，施加于n型通道堆叠103，以从通道结构108之间的空间完全去除第一导电材料202。在施加第二蚀刻工艺308之前，先沉积底部抗反射涂层(bottomanti-reflectivecoating,barc)304在对应于p型通道堆叠的区域内。湿蚀刻工艺308可使用酸或碱性蚀刻剂。底部抗反射涂层(barc)304可选择对高k介电层具有良好的粘着性。举例来说，底部抗反射涂层(barc)304可包括氧化铪(hfo2)、氧化镧(la2o3)或氧化铝(al2o3)。可选择底部抗反射涂层(barc)材料，使本文所述的湿蚀刻工艺去除小于2纳米的底部抗反射涂层(barc)。

光刻胶306可放置于底部抗反射涂层(barc)304的顶部。光刻胶306可用于对底部抗反射涂层(barc)304进行光学光刻图案化。举例来说，光刻胶306可通过掩模曝露于一光源。然后可进行光刻胶306的显影，以保留p型区域上方的光刻胶306部分，而去除n型区域上方的光刻胶306部分。之后可去除露出的底部抗反射涂层(barc)304，以露出n型通道堆叠(例如，103)。

因为第二湿蚀刻工艺308去除了通道结构108之间的第一导电材料202并且不必去除通道结构108外部的第一导电材料，所以湿蚀刻工艺进行较短的时间。因此，对底部抗反射涂层(barc)304的损害较小。另外，沿着n型区域中的侧壁的第一导电材料202的量将受到较小的影响。因此，无意中沿着n型区域的侧壁所去除的第一导电材料202较少。

图3d是示出在去除底部抗反射涂层(barc)304之后及在沉积第二导电材料310之后的通道堆叠101及103。可使用光学光刻工艺去除底部抗反射涂层(barc)304及光刻胶306，以去除上述膜层。第二导电材料可为n型功函数金属。上述金属可包括但不限于铝(al)、钛铝(tial)、碳化钛铝(tialc)、碳化钛铝硅(tialsic)、碳化钽铝硅(taalsic)及碳化铪(hfc)。

在p型区域中，第二导电材料310环绕p型通道堆叠101，但是未位于通道结构106之间。这是因为通道结构106之间的空间仍然填充着第一导电材料202。在n型区域中，第二导电材料310位于n型通道堆叠103的通道结构108之间的空间，且第二导电材料310环绕n型通道堆叠103。使用如本文所述的工艺，在制造工艺期间所形成的p型及n型通道堆叠具有改进的阈值电压及较小的损坏部件风险。

图4是示出纳米结构装置的更多细节的示意图。根据本示例，通道结构106可覆盖于界面层402及高k介电层404内。界面层402提供高k介电层404对通道结构106的半导体材料更好的粘着性。高k介电层404可包括例如氧化铝、氧化铪、氧化锆、氧化铝或氧化硅铪。也可使用其他材料。举例来说，可使用介电常数大于7的其他材料。

在一些示例中，纳米结构的宽度408可在约2-6纳米的范围。在一些示例中，宽度408与高度406的比率可在4-8的范围。这些范围为纳米片结构的理想选择。若纳米片太小，可能易于破裂。若纳米片太大，则可能在集成电路内占据太多空间。在一些示例中，纳米片之间的间隔410可为纳米结构的高度406的约0.5-2倍。在一些示例中，硬式掩模105的宽度可为纳米结构的宽度408的大约1-1.5倍。在一些示例中，硬式掩模105的高度406可为纳米结构的高度的大约0.5-2倍。尽管本示例示出了四个纳米结构，然而其他示例的每个通道堆叠可具有两个至六个纳米结构。在一些示例中，第一导电材料202与高k介电层404的外部边缘之间的距离412可在约0-5纳米的范围。若距离412大于上述范围，则第一导电材料202影响功函数的方式会降低。在一些示例中，区域高vt发生于纳米片的边缘，但该部分＜25％。在某些示例中，正确vt位于纳米片之间，该部分>75％。这些尺寸及比率允许纳米结构装置所属的电路的最佳效率及效能。

图5是示出用于形成混合功函数金属纳米结构装置的方法流程图。根据本示例，方法500包括工艺步骤502，用于沉积第一导电材料(例如202)于p型通道堆叠(例如，01)及n型通道堆叠(例如，103)上。第一导电材料具有第一功函数。第一导电材料形成于p型通道堆叠及n型通道堆叠两者的多个膜层之间。

第一导电材料可为p型功函数金属。上述金属设计为p型金属栅极提供理想功能所需的特性。p型功函数金属的各种示例可包括但不限于氮化碳钨(wcn)、氮化钽(tan)、氮化钛(tin)、氮化铝钛(tialn)、氮化硫钨(tsn)、钨(w)、钴(co)、钼(mo)等等。

每个通道堆叠可包括多个纳米结构，例如纳米片或纳米线。界面层(例如402)及高k介电层(例如404)可环绕每个纳米结构。通道可包括以下材料中的至少一种：硅(si)、硅锗(sige)、锗(ge)、砷化镓(gaas)及磷化铟(inp)。

方法500还包括工艺步骤504，用于局部去除n型通道堆叠的第一导电材料，使第一导电材料余留于p型通道堆叠及n型通道堆叠两者的多个膜层之间。此可通过湿蚀刻工艺来完成。对用于局去除第一导电材料的蚀刻工艺(例如，302)施加足够长的时间，以去除环绕通道堆叠外部的第一导电材料，但未有足够长的时间以将其从通道之间去除。可以看出，在图3b中，第一导电材料余留于通道之间的空间。湿蚀刻工艺可使用酸性蚀刻剂或碱性的蚀刻剂。

方法500还包括工艺步骤506，用于完全去除n型通道堆叠的第一导电材料。上述工艺可为湿蚀刻工艺(例如，308)。在施加第二蚀刻工艺之前，可在对应于p型通道堆叠的区域内沉积底部抗反射涂层(barc)。湿蚀刻工艺可使用酸性或碱的蚀刻剂。可选择底部抗反射涂层(barc)，以对高k介电层具有良好的粘着性。

光刻胶可放置于底部抗反射涂层(barc)的顶部。光刻胶可用于对底部抗反射涂层(barc)进行光学光刻图案化。举例来说，光刻胶可通过掩模曝露于光源。然后可以对光刻胶显影，保留p型区域上方的光刻胶部分，而去除n型区域上方的光刻胶部分。然后可去除露出的底部抗反射涂层(barc)，以露出n型通道堆叠(例如，103)。

由于第二湿蚀刻工艺仅去除通道之间的第一导电材料，因此进行的时间较短。因此，可减少对底部抗反射涂层(barc)的损害。另外，沿着n型区域的侧壁的第一导电材料的量会受到较小的影响。因此，无意中沿着n型区域的侧壁所去除的第一导电材料量较少。

方法500还包括工艺步骤508，用于沉积第二导电材料于p型通道堆叠及n型通道堆叠两者上，使第二导电材料覆盖p型通道堆叠及位于p型通道堆叠的膜层之间的第一导电层材料。第二导电材料可具有不同于第一功函数的第二功函数。

在p型区域中，第二导电材料环绕p型通道堆叠，但是未位于通道之间。这是因为通道之间的空间仍然填充着第一导电材料。在n型区域中，第二导电材料位于n型通道堆叠的通道之间的空间，且第二导电材料环绕n型通道堆叠。使用如本文所述的工艺，在制造工艺期间所形成的p型及n型通道堆叠具有改进的阈值电压及较小的损坏部件风险。

图6是示出用于形成混合功函数金属纳米结构装置的方法流程图。根据本示例，方法600包括工艺步骤602，用于沉积第一导电材料于通道堆叠上。通道堆叠包括多个纳米结构，例如纳米片或纳米线。界面层及高k介电层可局部或完全环绕每个纳米结构。在一个示例中，通道堆叠为p型通道堆叠。沉积于纳米结构之间的第一导电材料可为p型功函数金属层。

可使用用于形成环绕式栅极(gaa)装置的各种技术来形成纳米结构(其可称为通道(例如，106))。举例来说，可通过沉积第一型半导体材料于两个主动区之间的空间内来形成通道。然后，可以磊晶生长第二型半导体材料。工艺继续形成第一及第二半导体材料的交替层。然后，使用第一蚀刻工艺(例如，干蚀刻工艺)来切割通道堆叠并露出通道堆叠的每一层。然后，可使用第二蚀刻工艺(例如，湿蚀刻工艺)去除第一半导体材料，同时使第二半导体材料实质上保持完整。余留的第二半导体材料因此可形成纳米线或纳米片的堆叠延伸于两个主动区之间。通道可包括以下材料中的至少一种：硅(si)、硅锗(sige)、锗(ge)、砷化镓(gaas)及磷化铟(inp)。

方法600还包括工艺步骤604，用于局部去除第一导电材料，使得第一导电材料从通道堆叠的外部去除，但是保留位于纳米结构之间的第一导电材料。用于局部去除第一导电材料的蚀刻工艺(例如，302)可为等向性蚀刻工艺。此蚀刻工艺施加足够长的时间，以去除环绕通道堆叠外部的第一导电材料，但未有足够长的时间以将其从通道之间去除。可以看出，第一导电材料余留于通道之间的空间。湿蚀刻工艺可使用酸性蚀刻剂，例如：硫酸(h2so4)、高氯酸(hclo4)、氢碘酸(hi)、氢溴酸(hbr)、硝酸(hno3)、盐酸(hcl)、乙酸(ch3cooh)、柠檬酸(c6h8o7)、高碘酸钾(kio4)、酒石酸(c4h6o6)、苯甲酸(c6h5cooh)、四氟硼酸(hbf4)、碳酸(h2co3)、氰化氢(hcn)、亚硝酸(hno2)、氢氟酸(hf)或磷酸(h3po4)。在一些示例中，可使用于碱性蚀刻剂。上述蚀刻剂可包括但不限于氢氧化铵(nh4oh)及氢氧化钾(koh)。

方法600还包括工艺步骤606，用于沉积第二导电材料于通道堆叠的外部上。第二导电材料具有不同于第一功函数的第二功函数。在沉积第二导电材料之前，将第二蚀刻工艺308用于n型通道堆叠，以完全去除n型通道堆叠的通道之间的空间的第一导电材料。在进行第二蚀刻工艺之前，可沉积底部抗反射涂层(barc)于对应于p型通道堆叠的区域内。第二蚀刻工艺可使用酸或碱性蚀刻剂。可以选择底部抗反射涂层(barc)，以对高k介电层具有良好的粘着性。举例来说，底部抗反射涂层(barc)304可包括氧化铪(hfo2)、氧化镧(la2o3)或氧化铝(al2o3)。可选择底部抗反射涂层(barc)材料，使本文所述的湿蚀刻工艺去除小于2纳米的底部抗反射涂层(barc)。

由于第二湿蚀刻工艺308去除了通道结构108之间的第一导电材料202并且不必从通道结构108的外部去除第一导电材料，因此湿蚀刻工艺进行的时间较短。因此，可减少对底部抗反射涂层(barc)的损害。另外，沿着n型区域的侧壁的第一导电材料的量会受到较小的影响。因此，无意中沿着n型区域的侧壁所去除的第一导电材料量较少。

第二导电材料可为n型功函数金属。上述金属可包括但不限于铝(al)、钛铝(tial)、碳化钛铝(tialc)、碳化钛铝硅(tialsic)、碳化钽铝硅(taalsic)及碳化铪(hfc)。

在p型区域中，第二导电材料环绕p型通道堆叠，但是未位于通道之间。这是因为通道之间的空间仍然填充着第一导电材料。在n型区域中，第二导电材料位于n型通道堆叠的通道之间的空间，且第二导电材料环绕n型通道堆叠。使用如本文所述的工艺，在制造工艺期间所形成的p型及n型通道堆叠具有改进的阈值电压及较小的损坏部件风险。

根据一个示例，一种半导体结构的制造方法包括：沉积一第一导电材料于一第一型的通道堆叠及一第二型的通道堆叠上，第一导电材料具有第一功函数，第一导电材料形成于第一型通道堆叠及第二型通道堆叠两者的多个膜层之间。上述方法还包括从第二型通道堆叠局部去除第一导电材料，使第一导电材料余留于第一型通道堆叠及第二型通道堆叠两者的多个膜层之间，以及完全去除第二型的通道堆叠的第一导电材料。上述方法还包括沉积第二导电材料于第一型通道堆叠及第二型通道堆叠两者上，使得第二导电材料覆盖第一型通道堆叠及位于第一型通道堆叠的膜层之间的第一导电材料。第二导电材料具有不同于第一功函数的第二功函数。

在一些实施例中，局部去除第一导电材料包括湿蚀刻工艺。在一些实施例中，完全去除第一导电材料包括湿蚀刻工艺。在一些实施例中，第一导电材料包括：wcn、tan、tin、tialn、tsn、w、co或mo的至少一者。在一些实施例中，第二导电材料包括：al、tial、tialc、tialsic、taalsic或hfc的至少一者。在一些实施例中，第一型通道堆叠包括一组纳米片。每个纳米片的高度在2-6纳米的范围。纳米片的宽高比在约4-8的范围。第一型通道堆叠内的纳米片的数量在2-6的范围。一界面层及一介电层环绕纳米片。

根据一个示例，一种半导体结构的制造方法包括：沉积一第一导电材料于一通道堆叠上，通道堆叠包括多个纳米结构，第一导电材料沉积于纳米结构之间，第一导电材料具有第一功函数。上述方法还包括局部去除第一导电材料，使得第一导电材料从通道堆叠的外部去除，但是余留于纳米结构之间。上述方法还包括沉积一第二导电材料于通道堆叠的外部上，第二导电材料具有不同于第一功函数的第二功函数。

在一些实施例中，通道堆叠为第一型晶体管装置的一部分。在一些实施例中，使用碱性湿刻蚀工艺局部去除第一导电材料。在一些实施例中，使用酸性湿刻蚀工艺局部去除第一导电材料。在一些实施例中，上述方法还包括从通道堆叠局部去除第一导电材料的同时，从一第二型通道堆叠局部去除第一导电材料。上述方法还包括从第二型通道堆叠完全去除第一导电材料。底部抗反射涂层(barc)及光刻胶层覆盖通道堆叠。

根据一个示例，一种半导体结构包括：一第一通道堆叠，具有位于多个纳米结构之间的一第一功函数金属以及环绕第一通道堆叠的一第二功函数金属，第二功函数金属不同于第一功函数金属。上述结构还包括一第二通道堆叠，第二通道堆叠具有第二功函数金属，环绕第二通道堆叠且形成于第二通道堆叠的多个纳米结构之间。

在一些实施例中，第一通道堆叠包括：si、sige、ge、gaas或inp的至少一者。在一些实施例中，上述结构还包括：一介电阻挡结构，位于第一通道堆叠与第二通道堆叠之间。

以上概略说明了本公开数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解至可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的构思及保护范围内，且可在不脱离本公开的构思及范围内，当可作变动、替代与润饰。