半导体装置及其制造方法与流程

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本申请享受以日本专利申请2019－165574号(申请日：2019年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

本发明的实施方式涉及半导体装置及其制造方法。

背景技术：

在形成与基板接触的接触插塞的情况下，基板与接触插塞的接触电阻变高成为问题。

技术实现要素：

实施方式提供一种能够降低基板与接触插塞的接触电阻的半导体装置及其制造方法。

根据一个实施方式，半导体装置具备基板，该基板包含两个元件区域，并且所述元件区域沿与所述基板的表面平行的第一方向延伸，并在与所述第一方向交叉的第二方向上相互邻接。所述装置还具备设于所述基板的上方的布线层。所述装置还具备设于所述基板与所述布线层之间的绝缘膜。所述装置还具备插塞，该插塞在所述绝缘膜内，沿所述第二方向、以及与所述第一方向及第二方向交叉的第三方向延伸，设于所述元件区域的各个上，并与所述元件区域及所述布线层电连接。

附图说明

图1是表示第一实施方式的半导体装置的结构的剖面图。

图2是表示第一实施方式的柱状部的结构的剖面图。

图3是表示第一实施方式的半导体装置的制造方法的剖面图。

图4是表示第一实施方式的电路芯片的结构的剖面图。

图5是表示第一实施方式的比较例的电路芯片的结构的剖面图。

图6的(a)～(c)是表示第一实施方式的电路晶片的制造方法的剖面图。

图7是表示第二实施方式的电路芯片的结构的剖面图。

图8是表示第三实施方式的电路芯片的结构的剖面图。

图9的(a)、(b)是表示第四实施方式的电路芯片的结构的俯视图。

图10是表示图9的区域r1以及区域r2的电路构成的电路图。

附图标记说明

1：阵列芯片，2：电路芯片，

11：存储单元阵列，12：绝缘膜，13：层间绝缘膜，

14：层间绝缘膜，15：基板，16：基板，

21：阶梯结构部，22：接触插塞，

23：字线层，24：通孔插塞，

31：晶体管，32、32a、32b：栅极电极，

33：接触插塞，34：布线层，35：布线层，

36：布线层，37：通孔插塞，38：金属焊盘，

41：金属焊盘，42：通孔插塞，43：布线层，

44：通孔插塞，45：金属焊盘，46：钝化膜，

51：绝缘层，52：阻挡绝缘膜，53：电荷蓄积层，

54：隧道绝缘膜，55：沟道半导体层，56：核心绝缘膜，

61：元件分离区域，62：元件区域，

63、64、65、66：接触插塞，

63a、64a、65a、66a：阻挡金属层，

63b、64b、65b、66b：插塞材料层

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在图1至图10中，对相同的构成标注相同的附图标记而省略重复的说明。

(第一实施方式)

图1是表示第一实施方式的半导体装置的结构的剖面图。图1的半导体装置是将阵列芯片1与电路芯片2贴合而成的三维存储器。

阵列芯片1具备包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、以及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如为氧化硅膜或者氮化硅膜。层间绝缘膜13例如是氧化硅膜、或者包含氧化硅膜与其他绝缘膜的层叠膜。

电路芯片2设于阵列芯片1下。附图标记s表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备层间绝缘膜14和层间绝缘膜14下的基板15。层间绝缘膜14例如是氧化硅膜、或者包含氧化硅膜与其他绝缘膜的层叠膜。基板15例如是硅基板等半导体基板。

图1示出了与基板15的表面平行且相互垂直的x方向及y方向、以及与基板15的表面垂直的z方向。在本说明书中，将+z方向作为上方向而进行处理，将－z方向作为下方向而进行处理。－z方向可以与重力方向一致也可以不一致。y方向是第一方向的例子，x方向是与第一方向交叉的第二方向的例子，z方向是与第一方向以及第二方向交叉的第三方向的例子。

阵列芯片1作为存储单元阵列11内的电极层，具备多条字线wl和源极线sl。图1示出了存储单元阵列11的阶梯结构部21。各字线wl经由接触插塞22而与字线层23电连接。贯通多条字线wl的各柱状部cl经由通孔插塞24而与位线bl电连接，并且与源极线sl电连接。源极线sl包含作为半导体层的第一层sl1和作为金属层的第二层sl2。

电路芯片2具备多个晶体管31。各晶体管31具备隔着栅极绝缘膜而设置在基板15上的栅极电极32、以及设于基板15内的未图示的源极扩散层及漏极扩散层。另外，电路芯片2具备设于这些晶体管31的源极扩散层或者漏极扩散层上的多个接触插塞33、设于这些接触插塞33上并包含多条布线的布线层34、以及设于布线层34上并包含多条布线的布线层35。

电路芯片2还具备设于布线层35上并包含多条布线的布线层36、设于布线层36上的多个通孔插塞37、以及设于这些通孔插塞37上的多个金属焊盘38。金属焊盘38例如为cu(铜)层或者al(铝)层。金属焊盘38是第一焊盘的例子。电路芯片2作为控制阵列芯片1的动作的控制电路(逻辑电路)而发挥功能。该控制电路由晶体管31等构成，并与金属焊盘38电连接。

阵列芯片1具备设于金属焊盘38上的多个金属焊盘41、设于金属焊盘41上的多个通孔插塞42、以及设于这些通孔插塞42上并包含多条布线的布线层43。金属焊盘41例如为cu层或者al层。金属焊盘41是第二焊盘的例子。

阵列芯片1还具备：设于布线层43上的多个通孔插塞44；设于这些通孔插塞44上、绝缘膜12上的金属焊盘45；以及设于金属焊盘45上、绝缘膜12上的钝化膜46。金属焊盘45例如为cu层或者al层，作为图1的半导体装置的外部连接焊盘(接合焊盘)而发挥功能。金属焊盘45是第三焊盘的例子。钝化膜46例如为氧化硅膜等绝缘膜，并具有使金属焊盘45的上表面露出的开口部p。金属焊盘45能够经由该开口部p通过接合线、焊料球、金属凸块等而与安装基板、其他装置连接。

图2是表示第一实施方式的柱状部cl的结构的剖面图。

如图2所示，存储单元阵列11具备在层间绝缘膜13(图1)上交替地层叠的多条字线wl与多个绝缘层51。字线wl例如为w(钨)层。绝缘层51例如为氧化硅膜。

柱状部cl依次包含阻挡绝缘膜52、电荷蓄积层53、隧道绝缘膜54、沟道半导体层55、以及核心绝缘膜56。电荷蓄积层53例如为氮化硅膜，隔着阻挡绝缘膜52而形成于字线wl以及绝缘层51的侧面。电荷蓄积层53也可以是多晶硅层等半导体层。沟道半导体层55例如是多晶硅层，隔着隧道绝缘膜54而形成于电荷蓄积层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、以及核心绝缘膜56例如为氧化硅膜或者金属绝缘膜。

图3是表示第一实施方式的半导体装置的制造方法的剖面图。图3示出了包含多个阵列芯片1的阵列晶片w1、以及包含多个电路芯片2的电路晶片w2。阵列晶片w1也被称作存储器晶片，电路晶片w2也被称作cmos晶片。

请注意图3的存储器晶片w1的朝向与图1的存储器芯片1的朝向相反。在本实施方式中，通过将阵列晶片w1与电路晶片w2贴合来制造半导体装置。图3示出了为了贴合而使朝向反转之前的存储器晶片w1，图1示出了为了贴合而使朝向反转并进行了贴合以及切割后的存储器芯片1。

在图3中，附图标记s1表示存储器晶片w1的上表面，附图标记s2表示电路晶片w2的上表面。请注意存储器晶片w1具备设于绝缘膜12下的基板16。基板16例如为硅基板等半导体基板。

在本实施方式中，首先，如图3所示，在存储器晶片w1的基板16上形成存储单元阵列11、绝缘膜12、层间绝缘膜13、阶梯结构部21、金属焊盘41等，在电路晶片w2的基板15上形成层间绝缘膜14、晶体管31、金属焊盘38等。接下来，利用机械压力使阵列晶片w1与电路晶片w2贴合。由此，粘接层间绝缘膜13与层间绝缘膜14被粘接。接下来，以400℃对阵列晶片w1以及电路晶片w2进行退火。由此，金属焊盘41与金属焊盘38被接合。

之后，通过cmp(chemicalmechanicalpolishing，化学机械抛光)使基板15薄膜化，在通过cmp去除基板16之后，将阵列晶片w1以及电路晶片w2切断成多个芯片。这样，制造了图1的半导体装置。另外，金属焊盘45与钝化膜46例如在基板15的薄膜化以及基板16的去除之后形成于绝缘膜12上。

另外，在本实施方式中，将阵列晶片w1与电路晶片w2贴合，但也可以取而代之而将阵列晶片w1彼此贴合。参照图1至图3而前述的内容、参照图4至图10而后述的内容也能够适用于阵列晶片w1彼此的贴合。

另外，图1示出了层间绝缘膜13与层间绝缘膜14的边界面、金属焊盘41与金属焊盘38的边界面，但通常在上述的退火后不再能够观察到这些边界面。然而，这些边界面所在的位置例如能够通过检测金属焊盘41的侧面、金属焊盘38的侧面的倾斜、金属焊盘41的侧面与金属焊盘38的位置偏移来推断。

图4是表示第一实施方式的电路芯片2的结构的剖面图。

如上述那样，本实施方式的电路芯片2具备基板15、以及形成于基板15上的层间绝缘膜14，并且具备多个元件分离区域61、多个元件区域62、以及多个接触插塞63。

这些元件分离区域61以及元件区域62沿y方向延伸，并在x方向上交替地配置。本实施方式的基板15具备沿y方向延伸的多个元件分离槽，在基板15的元件分离槽内形成有元件分离区域61。元件区域62是夹在元件分离槽间的凸部，从基板15朝向层间绝缘膜14向z方向突出，沿y方向延伸，在x方向上隔着元件分离区域61而相互邻接。图4所示的多个元件分离槽在图4所示的截面以外的地方相互连接，构成了设于基板15的一个凹部。

设于基板15内的各元件分离区域61例如由氧化硅膜等绝缘膜形成。元件分离区域61也被称作sti(shallowtrenchisolation，浅沟槽隔离)区域。另一方面，夹在元件分离区域61间的各元件区域62是基板15的一部分，例如是硅层等半导体层。本实施方式的基板15包含扩散层，元件区域62成为该扩散层的一部分。附图标记w表示各元件区域62的x方向的宽度，更详细地说，示出了各元件区域62的上表面(上端)的x方向的宽度。该宽度w是第一宽度的例子。在本实施方式中，包含元件区域62的基板15和形成于基板15内的元件分离区域61构成了一个基板，在该基板上配置有接触插塞63等。

接触插塞63是图1所示的接触插塞33的一种，在层间绝缘膜14内形成于元件区域62上，并沿z方向延伸。接触插塞63与元件区域62的上表面相接，并与元件区域62电连接。各接触插塞63包含依次形成于元件区域62的上表面、层间绝缘膜14的侧面的阻挡金属层63a与插塞材料层63b。阻挡金属层63a例如是含有ti(钛)或者ta(钽)的金属层。插塞材料层63b例如是含有w(钨)、al(铝)、或者cu(铜)的金属层。

接触插塞63例如具有长方形的平面形状，也被称作棒接触件。附图标记w1表示各接触插塞63的x方向的宽度，更详细地说，表示各接触插塞63的下表面(下端)的x方向的宽度。该宽度w1是第二宽度的例子。在本实施方式中，接触插塞63的宽度w1设定为比元件区域62的宽度w大(w1＞w)。

各元件区域62具有与元件分离区域61相接的+x方向的侧面、以及与另一元件分离区域61相接的－x方向的侧面。本实施方式的各接触插塞63位于一个元件区域62上、设于该元件区域62的+x方向的侧面的元件分离区域61上、以及设于该元件区域62的－x方向的侧面的元件分离区域61上。即，本实施方式的各接触插塞63跨越一个元件区域62与夹着该元件区域62的两个元件分离区域61而配置。这样的各接触插塞63的配置能够通过将宽度w1设定为比宽度w大来实现。

如上述那样，金属焊盘45(图1)作为接合焊盘而发挥功能。金属焊盘45经由任意金属焊盘41、金属焊盘38、接触插塞63、以及元件区域62而与基板15电连接。由此，能够从金属焊盘45向基板15供给例如电源电压、接地电压。

图5是表示第一实施方式的比较例的电路芯片2的结构的剖面图。

本比较例的电路芯片2代替上述的接触插塞63而具备多个接触插塞64。各接触插塞64具备与上述的阻挡金属层63a相同的阻挡金属层64a、以及与上述的插塞材料层63b相同的插塞材料层64b。接触插塞64例如具有长方形的平面形状。附图标记w2表示各接触插塞64的x方向的宽度，更详细地说，表示各接触插塞64的下表面(下端)的x方向的宽度。在本变形例中，接触插塞64的宽度w2被设定为比元件区域62的宽度w小(w2＜w)。

这里，对第一实施方式的接触插塞63及其比较例的接触插塞64进行比较。

本比较例的接触插塞64直接形成在基板15上。因此，在本比较例中，与将接触插塞64形成于自对准硅化物(salicide)层上等情况相比，基板15与接触插塞64的接触电阻变高成为问题。

另一方面，本实施方式的接触插塞63也直接形成在基板15上。然而，本实施方式的接触插塞63具有较大的宽度w1，具体而言，接触插塞63的宽度w1被设定为比元件区域62的宽度w大。由此，可将接触插塞63与元件区域62的接触面积确保得较大。根据本实施方式，通过将接触插塞63与元件区域62的接触面积确保得较大，能够降低基板15与接触插塞63的接触电阻。

在本实施方式中，由于各接触插塞63的宽度w1比元件区域62的宽度w大，因此能够跨越一个元件区域62与夹着该元件区域62的两个元件分离区域61而配置各接触插塞63。其结果，在图4所示的各元件区域62的截面中，各元件区域62的上表面整体与接触插塞63的下表面相接。由此，能够将接触插塞63与元件区域62的接触面积尽可能地确保得较大，能够大幅降低基板15与接触插塞64的接触电阻。

图6是表示第一实施方式的电路晶片w2的制造方法的剖面图。

首先，在基板15内形成多个元件分离槽h1，在这些元件分离槽h1内埋入氧化硅膜等绝缘膜(图6的(a))。其结果，在元件分离槽h1内形成元件分离区域61，在元件分离槽h1间形成元件区域62。

接下来，在基板15的整个面形成层间绝缘膜14(图6的(b))。另外，在图6的(b)的工序中，不是形成图1所示的层间绝缘膜14的全部而是形成一部分。

接下来，在层间绝缘膜14内形成多个接触孔h2，在这些接触孔h2内形成接触插塞63(图6的(c))。此时，各接触孔h2形成为到达对应的元件区域62。其结果，在元件区域62上形成接触插塞63。各接触插塞63跨越对应的元件区域62与夹着该元件区域62的两个元件分离区域61而形成。

之后，通过参照图3而说明的方法，将阵列晶片w1与电路晶片w2贴合。这样，制造了图1的半导体装置。本实施方式的电路芯片2制造为具有图4所示的结构。

如以上那样，本实施方式的接触插塞63的宽度w1被设定为比元件区域62的宽度w大。由此，根据本实施方式，能够降低基板15与接触插塞63的接触电阻。

另外，本实施方式的电路芯片2中，除了图4所示的接触插塞63之外，也可以还具备图5所示的接触插塞64。接触插塞63的例子是设于晶体管31的源极扩散层或者漏极扩散层上的源极电极或者漏极电极。关于这样的例子，在第四实施方式中进行详细说明。

(第二实施方式)

图7是表示第二实施方式的电路芯片2的结构的剖面图。

本实施方式的电路芯片2代替上述的接触插塞63而具备接触插塞65。接触插塞65具备与上述的阻挡金属层63a相同的阻挡金属层65a、以及与上述的插塞材料层63b相同的插塞材料层65b。接触插塞65例如具有长方形的平面形状。附图标记w3表示接触插塞65的x方向的宽度，更详细地说，表示接触插塞65的下表面(下端)的x方向的宽度。在本实施方式中，接触插塞65的宽度w3被设定为比元件区域62的宽度w大(w3＞w)。本实施方式的接触插塞65沿z方向与x方向而延伸。

本实施方式的接触插塞65形成于多个(这里为三个)元件区域62上。具体而言，接触插塞65跨越三个元件区域62与四个元件分离区域61而形成。换言之，本实施方式的接触插塞65具有将第一实施方式的三个接触插塞63相连那样的形状。这样的接触插塞65例如能够通过在图6的(c)的工序中形成将三个接触孔h2相连那样的较大的接触孔而形成。

在本实施方式中，能够将接触插塞65与多个元件区域62的接触面积确保得较大。由此，根据本实施方式，通过将接触插塞65与元件区域62的接触面积确保地较大，能够降低基板15与接触插塞65的接触电阻。这样的接触插塞65能够作为将元件区域62彼此连接的局部布线而发挥功能。

(第三实施方式)

图8是表示第三实施方式的电路芯片2的结构的剖面图。

本实施方式的电路芯片2代替上述的接触插塞63而具备接触插塞66。接触插塞66具备与上述的阻挡金属层63a相同的阻挡金属层66a、以及与上述的插塞材料层63b相同的插塞材料层66b。接触插塞66例如具有长方形的平面形状。附图标记w4表示接触插塞66的x方向的宽度，更详细地说，表示接触插塞66的下表面(下端)的x方向的宽度。在本实施方式中，接触插塞66的宽度w4被设定为比元件区域62的宽度w大(w4＞w)。本实施方式的接触插塞66沿z方向与x方向而延伸。

本实施方式的接触插塞66与第二实施方式的接触插塞65相同，形成于多个(这里为三个)元件区域62上。然而，在本实施方式中，接触插塞66的下方的元件分离区域61被去除。由此，本实施方式的接触插塞66不仅与元件区域62的上表面相接，还与元件区域62的侧面相接，进而也与处于比元件区域62的上表面低的位置的基板15的上表面(即元件分离槽的底面)相接。这样的接触插塞66例如能够通过在图6的(c)的工序中形成将三个接触孔h2相连那样的较大的接触孔、且使该接触孔形成为到达元件分离槽的底面而形成。

在本实施方式中，元件分离槽的底面成为阱扩散层。根据本实施方式，通过使接触插塞66与元件分离槽的底面接触，能够使接触插塞66作为阱接触件而发挥功能。

在本实施方式中，能够将接触插塞66与多个元件区域62的接触面积确保得更广。由此，根据本实施方式，通过将接触插塞66与元件区域62的接触面积确保得较大，能够进一步降低基板15与接触插塞66的接触电阻。这样的接触插塞66能够作为将元件区域62彼此连接的局部布线而发挥功能。

(第四实施方式)

图9是表示第四实施方式的电路芯片2的结构的俯视图。本实施方式的电路芯片2具备第二实施方式的接触插塞65和第一实施方式的比较例的接触插塞64。

图9的(a)示出了在电路芯片2的基板15上作为晶体管31而形成有四个n型晶体管n1、四个n型晶体管n2、四个n型晶体管n3、以及四个n型晶体管n4的区域。图9的(b)示出了在电路芯片2的基板15上作为晶体管31而形成有四个p型晶体管p1、四个p型晶体管p2、四个n型晶体管p3、以及四个p型晶体管p4的区域。图9的(a)的区域与图9的(b)的区域形成于一个电路芯片2的相同的基板15上。

图9的(a)示出了通过元件分离区域61而相互分离的两个元件区域62、以及隔着栅极绝缘膜而形成于这些元件区域62上的多个栅极电极32。这些栅极电极32包含x方向的长度短的多个栅极电极32a、以及x方向的长度长的多个栅极电极32b。栅极电极32a构成晶体管n2、n4，并形成于两个元件区域62中的某一个上。栅极电极32b构成晶体管n1、n3，并跨越两个元件区域62而形成。

图9的(a)还示出了形成于两个元件区域62中的某一个上的多个接触插塞64、以及跨越两个元件区域62而形成的多个接触插塞65。接触插塞64配置于晶体管n2、n1之间、晶体管n1、n3之间、晶体管n3、n4之间。接触插塞65配置于与晶体管n2邻接的位置、与晶体管n4邻接的位置。图9的(a)的接触插塞65是设于晶体管n2、n4的源极扩散层上的源极电极，用于向晶体管n2、n4供给接地电压(vss电压)而使用。在图9的(a)中，由于四个晶体管n2的接地电位可以相同，因此这些晶体管n4用的接触插塞被统一为接触插塞65。这对于晶体管n4也相同。由此，能够节约半导体装置的y方向的空间。

图9的(b)示出了通过元件分离区域61而相互分离的四个元件区域62、以及隔着栅极绝缘膜而形成于这些元件区域62上的多个栅极电极32。这些栅极电极32包含x方向的长度短的多个栅极电极32a、以及x方向的长度长的多个栅极电极32b。栅极电极32a构成晶体管p2、p4，并形成于两个元件区域62中的某一个上。栅极电极32b构成晶体管p1、p3，并跨越两个元件区域62而形成。

图9的(b)还示出了形成于两个元件区域62中的某一个上的多个接触插塞64、以及跨越两个元件区域62而形成的多个接触插塞65。接触插塞64配置于与晶体管p2邻接的位置、与晶体管p4邻接的位置。接触插塞65配置于晶体管p1、p3之间。图9的(b)的接触插塞65是设于晶体管p1、p3的源极扩散层上的源极电极，用于向晶体管p1、p3供给电源电压(vdd电压)而使用。在图9的(a)中，由于晶体管p1、p3的电源电位可以相同，因此这些晶体管p1、p3用的接触插塞被统一为接触插塞65。由此，能够节约半导体装置的y方向的空间。

图10是表示图9的区域r1以及区域r2的电路构成的电路图。

区域r1包含一个n型晶体管n1、一个n型晶体管n2、一个n型晶体管n3、以及一个n型晶体管n4。区域r2包含一个p型晶体管p1、一个p型晶体管p2、一个p型晶体管p3、以及一个p型晶体管p4。

晶体管p1、p3的源极与电源布线(vdd布线)连接。晶体管p1、p3的漏极分别与晶体管p2、p4的源极连接。晶体管p2的漏极与晶体管n1、n2的漏极、晶体管n4、p4的栅极连接。晶体管p4的漏极与晶体管n3、n4的漏极、晶体管n2、p2的栅极连接。晶体管n1、n3的源极相互连接。晶体管n2、n4的源极与接地布线(vss布线)连接。区域r1以及区域r2构成了这样的电路。

本实施方式的电路芯片2具备多个与区域r1相同的电路构成的区域，并且具备多个与区域r2相同的电路构成的区域。图9的(a)以及图9的(b)作为其一个例子，包含区域r1而示出了四个与区域r1相同的电路构成的区域，包含区域r2而示出了四个与区域r2相同的电路构成的区域。

根据本实施方式，通过由第二实施方式的接触插塞65形成晶体管n2、n4、p1、p3的源极电极，能够降低供给电源电压、接地电压的接触插塞与基板15的接触电阻。由于电源电压、接地电压较大地受到接触电阻的影响，因此根据本实施方式，能够有效地提高电路芯片2的电压供给的效率。

另外，本实施方式的晶体管n2、n4、p1、p3的源极电极可以由第一实施方式的接触插塞63形成，也可以由第三实施方式的接触插塞66形成。在后者的情况下，容易将基板15与接触插塞66的接触面积确保得较大，因此能够在降低接触电阻的同时降低区域r1以及区域r2的面积。由此，能够提高半导体装置的集成度。

另外，第一实施方式的接触插塞63、第二实施方式的接触插塞65、第三实施方式的接触插塞66也可以作为晶体管31的漏极电极。由此，能够降低漏极电极中的接触电阻。

以上，虽然对几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。本说明书中说明的新的装置以及方法能够以其他各种方式实施。另外，对于本说明书中说明的装置以及方法的方式，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。所附的权利要求书及其等价的范围意图包含发明的范围或主旨中所包含的那样的方式、变形例。