半导体器件和方法与流程

1.本公开涉及半导体器件和方法。


背景技术：

2.半导体器件用于例如各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并且使用光刻来图案化各种材料层以在其上形成电路组件和元件。
3.半导体工业通过持续减小最小特征尺寸而持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸减小，出现了应当解决的附加问题。


技术实现要素：

4.根据本公开的一个实施例，提供了一种用于形成半导体器件的方法，包括：在半导体器件的金属栅极结构的切割金属栅极区域中形成开口；在所述开口中共形地沉积第一电介质层；在所述第一电介质层之上共形地沉积硅层；对所述硅层执行氧化工艺以形成第一氧化硅层；用第二氧化硅层填充所述开口；以及对所述第二氧化硅层和所述第一电介质层执行化学机械抛光，以形成切割金属栅极插塞，所述化学机械抛光暴露出所述半导体器件的金属栅极结构。
5.根据本公开的另一实施例，提供了一种用于形成半导体器件的方法，包括：在衬底之上形成第一半导体鳍和第二半导体鳍，所述第二半导体鳍与所述第一半导体鳍相邻；形成围绕所述第一半导体鳍和所述第二半导体鳍的下部部分的隔离区域；在所述第一半导体鳍和所述第二半导体鳍的顶表面和侧壁之上并且沿着所述隔离区域的顶表面形成虚设栅极结构；用有源栅极结构代替所述虚设栅极结构；蚀刻穿过所述有源栅极结构的第一开口，所述第一开口在所述第一半导体鳍和所述第二半导体鳍之间，蚀刻穿过所述有源栅极结构的第一开口包括：在所述有源栅极结构之上形成第一掩模层；图案化所述第一掩模层以形成第二开口，所述第二开口穿过在所述有源栅极结构之上的所述第一掩模层；在经图案化的第一掩模层之上共形地形成第二掩模层，所述第二掩模层在穿过所述第一掩模层的所述第二开口的侧壁和底部上；从所述第二开口的底部移除所述第二掩膜层；使用所述第一掩模层和所述第二掩模层作为掩模来蚀刻所述第一开口的第一部分，所述第一开口的第一部分具有第一深度；使用所述第一掩模层作为掩模来蚀刻所述第一开口的第二部分，所述第一开口的第二部分具有第二深度，所述第二深度小于所述第一深度；在所述第一开口中和所述有源栅极结构之上形成阻挡层；在所述第一开口中和所述有源栅极结构之上的所述阻挡层之上形成氧阻碍层；对所述氧阻碍层执行氧化工艺，所述氧化工艺形成第一氧化物层；以及在所述第一氧化物层之上形成电介质层以填充所述第一开口。
6.根据本公开的又一实施例，提供了一种半导体器件，包括：半导体鳍，所述半导体
鳍从衬底延伸；隔离区域，所述隔离区域围绕所述半导体鳍的下部部分；金属栅极结构，所述金属栅极结构在所述半导体鳍和所述隔离区域上，所述金属栅极结构被设置在层间电介质层中；以及隔离结构，所述隔离结构被设置在所述金属栅极结构中，所述隔离结构将所述金属栅极结构分成两个不同部分，所述隔离结构包括：共形氮化硅层，所述共形氮化硅层沿着所述金属栅极结构的两个不同部分的侧壁延伸；共形硅层，所述共形硅层在所述共形氮化硅层上；以及氧化硅层，所述氧化硅层在所述共形硅层上。
附图说明
7.在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
8.图1a至图5c示出了根据一些实施例的在finfet的制造中的中间阶段。
9.图6a至图16c示出了根据一些实施例的在具有切割金属栅极的finfet的制造中的中间阶段。
10.图17a至图19c示出了根据一些其他实施例的在具有切割金属栅极的finfet的制造中的中间阶段。
11.图20示出了根据一些实施例的在具有切割金属栅极的finfet的制造中的附加阶段之后的半导体器件。
12.图21a至图22c示出了根据一些其他实施例的在具有切割金属栅极的finfet的制造中的中间阶段。
具体实施方式
13.下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
14.此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
15.本公开涉及半导体器件及其制造方法。特定实施例涉及一种包括具有切割金属栅极(cmg)的鳍式场效应晶体管(finfet)的半导体器件以及制造该半导体器件的方法。本文公开的实施例涉及在晶圆内形成多个finfet。
16.可以在特定的上下文中讨论本文讨论的实施例，即，形成在切割金属栅极(cmg)沟槽中的cmg隔离结构，其改善了器件的电阻电容延迟，并且不降低器件的阈值电压。在一些
实施例中，cmg隔离结构包括具有氮化硅层、硅层和氧化硅层的多个层。在一些实施例中，氮化硅层用作阻挡层(barrier layer)，以防止在后续处理期间栅极堆叠的材料扩散到cmg沟槽中。在一些实施例中，硅层用作对下面的阻挡层和栅极堆叠的氧化的阻挡。因为硅层保护下面的层不被氧化，所以可以在硅层上形成氧化硅层，这降低了cmg隔离结构的电介质常数。此外，通过保护下面的层(例如，栅极堆叠)不被氧化，可以在利用cmg方法的同时保持器件的阈值电压。
17.图1a至图5c示出了根据一些实施例的在finfet的制造中的中间阶段。图1a、图2a、图3a、图4a和图5a是三维视图。图1b、图2b、图3b、图4b和图5b是沿着finfet的纵轴示出的截面图，例如，垂直于finfet的源极/漏极区域之间的电流流动方向，并且是针对单个finfet示出的。图1c、图2c、图3c、图4c和图5c是沿着finfet的横轴示出的截面图，例如平行于finfet的源极/漏极区域之间的电流流动方向，并且是针对单个finfet示出的。图2d是沿着finfet的纵轴示出的截面图，该横截面穿过finfet的源极/漏极区域。
18.在使用后栅极工艺形成的finfet的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了用在平面型器件(例如，平面型fet)中的各个方面。
19.在图1a至图1c中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(soi)衬底、应变soi衬底、绝缘体上硅锗衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。也可以使用其他衬底，例如多层或梯度衬底。示出了衬底50的一个区域，其可以用于形成n型器件(例如nmos晶体管，例如n型finfet)或用于形成p型器件(例如pmos晶体管，例如p型finfet)。衬底50可以包括多个实体分离的区域，其中可以形成任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
20.此外，形成从衬底50延伸的鳍52。鳍52是半导体条带。在所示的实施例中，鳍52是外延生长的半导体材料，其不同于衬底50的材料。鳍52可以由硅、硅锗(si
x
ge
1-x
，其中x可以在0至1的范围内)、碳化硅、纯或基本上纯的锗、iii-v族化合物半导体、ii-vi族化合物半导体等形成。例如，用于形成iii-v族化合物半导体的可用材料包括但不限于inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap等。在所示的实施例中，通过以下方式来形成鳍52：在衬底50上外延生长半导体材料层，并且然后在半导体材料中蚀刻沟槽54，其中鳍52由半导体材料中保持未移除的部分形成。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(rie)、中性束蚀刻(nbe)等、或前述的组合。蚀刻可以是各向异性的。在其他实施例中，鳍52与衬底50是相同的材料，并且是通过在衬底50中蚀刻沟槽来形成的。如下所述，鳍52被用于形成finfet的沟道区域。虽然仅示出了两个鳍52，但是应当理解，可以形成任意数量的鳍52。
21.可以通过任何合适的方法来图案化鳍52。例如，可以使用包括双图案化或多图案化工艺的一个或多个光刻工艺来图案化鳍52。通常，双图案化或多图案化工艺将光刻工艺和自对准工艺组合，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。
22.如本领域普通技术人员将认识到的，上述形成鳍52的工艺和材料仅是示例工艺，并不意味着是仅有的实施例。相反，可以利用能够形成鳍52的任何合适的工艺，并且可以使用包括任意数量的掩蔽(masking)和移除步骤的任何合适的工艺。一旦形成，这些鳍52可以如下所述用来形成多个finfet晶体管的沟道区域和源极/漏极(s/d)区域。
23.在衬底50的表面处形成宽度为w1的鳍52。在一些实施例中，宽度w1在约6nm至约600nm之间的范围内。此外，鳍52彼此间隔开距离d1。通过以这种方式将鳍52间隔开，鳍52可以各自形成单独的沟道区域，同时仍然足够接近以共享公共栅极。如下面进一步讨论的，以有助于减小后续形成的到finfet的栅极的接触件的接触电阻(r
c
)的方式，来选择距离d1。在一些实施例中，距离d1较大，例如在约22nm至约800nm的范围内。在一些实施例中，距离d1较小，例如在约22nm至约200nm的范围内。
24.此外，浅沟槽隔离(sti)区域56形成在鳍52之间。sti区域56可以通过以下方式来形成：用电介质材料填充沟槽54并且使电介质材料凹陷在沟槽54中以形成sti区域56。电介质材料可以为氧化物材料、高密度等离子体(hdp)氧化物等。在沟槽54的可选清洁和加衬之后，可以使用化学气相沉积(cvd)方法、高密度等离子体cvd方法或本领域已知的其他合适的形成方法来形成电介质材料。
25.可以通过以下方式来填充沟槽54：用电介质材料过度填充沟槽54和衬底50，并且然后通过合适的工艺(例如，化学机械抛光(cmp)、蚀刻、前述的组合等)来移除沟槽54和鳍52外部的多余材料。在实施例中，移除工艺移除覆盖鳍52的电介质材料，使得鳍52的顶表面被暴露。
26.一旦沟槽54已经被电介质材料填充，然后可以从鳍52的顶表面凹陷电介质材料。可以执行凹陷以暴露鳍52的侧壁中邻近鳍52的顶表面的至少一部分。可以使用湿法蚀刻通过将鳍52的顶表面浸入蚀刻剂(例如，hf)中来凹陷电介质材料，尽管可以使用其他蚀刻剂(例如，h2)和其他方法(例如，反应离子蚀刻、使用诸如nh3/nf3之类的蚀刻剂的干法蚀刻、化学氧化物移除或干法化学清洁)。电介质材料被凹陷，使得鳍52的暴露部分具有第一高度h1。在一些实施例中，第一高度h1在约至约的范围内。此外，凹陷还可以移除位于鳍52之上的任何剩余电介质材料，暴露出鳍52以用于进一步处理。
27.上述步骤可以仅是用于填充和凹陷电介质材料的整个工艺流程的一部分。例如，加衬步骤、清洁步骤、退火步骤、间隙填充步骤、前述的组合等也可以用来形成沟槽并且用电介质材料填充沟槽。所有可能的工艺步骤完全旨在包括在本公开实施例的范围内。
28.在图2a至图2c中，在每一个鳍52之上形成虚设栅极电介质58和虚设栅极电极60。在一些实施例中，通过热氧化、化学气相沉积、溅射或本领域中已知的和用于形成电介质层的任何其他方法来形成虚设栅极电介质层。取决于栅极电介质形成的技术，鳍52的顶部上的虚设栅极电介质层厚度可以不同于鳍52的侧壁上的虚设栅极电介质层厚度。
29.虚设栅极电介质层可以包括厚度在约至约之间(例如约之间(例如约)的材料，例如二氧化硅或氮氧化硅。虚设栅极电介质层可以由高电介质常数(高-k)材料(例如，相对电介质常数大于约5)形成，例如氧化镧(la2o3)、氧化铝(al2o3)、氧化铪(hfo2)、氮氧化铪(hfon)或氧化锆(zro2)或前述的组合，其中等效氧化物厚度在约至约之间，例如约或更小。此外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于虚设栅
极电介质层。
30.然后，虚设栅极电极层被形成在虚设栅极电介质层上。虚设栅极电极层可以由导电材料形成，例如多晶硅(polysilicon)，例如虚设多晶硅(dpo)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物、金属等，包括例如w、al、cu、alcu、w、ti、tialn、tac、tacn、tasin、mn、zr、tin、ta、tan、co、ni、前述的组合等。虚设栅极电极层可以通过沉积工艺(例如，物理气相沉积(pvd)、化学气相沉积(cvd)、溅射沉积等)形成。虚设栅极电极层的厚度可以在约至约之间。虚设栅极电极层的顶表面可以具有非平面型顶表面，并且可以在对虚设栅极电极层进行图案化或执行栅极蚀刻工艺之前被平坦化。此时，离子可以被引入到虚设栅极电极层中，也可以不被引入到虚设栅极电极层中。例如，可以通过离子注入技术来引入离子。
31.然后，例如通过可接受的光刻和蚀刻工艺，分别用虚设栅极电介质层和虚设栅极电极层的剩余部分对虚设栅极电极层和虚设栅极电介质层进行图案化，从而形成虚设栅极电介质58和虚设栅极电极60(统称为“虚设栅极”)。虚设栅极限定了位于虚设栅极电介质层下面的鳍52的每侧上的多个沟道区域。可以通过使用例如任何合适的沉积和光刻技术在虚设栅极电极层上沉积并图案化栅极掩模来形成虚设栅极。栅极掩模可以包括任何合适的掩模和牺牲材料，例如(但不限于)氧化硅、氮氧化硅、sicon、sic、sioc和/或氮化硅，并且可以被沉积至在约至约之间的厚度。可以使用干法蚀刻工艺来蚀刻虚设栅极电极层和虚设栅极电介质层，以形成经图案化的虚设栅极。
32.此外，栅极间隔件62被形成在虚设栅极电极60的相对侧上，并且在鳍52中的每一个之上。在一些实施例中，栅极间隔件62例如通过在先前形成的结构上毯式沉积间隔件层而形成。间隔件层可以包括sicon、sin、氮氧化物、sic、sion、sioc、氧化物等，并且可以通过任何合适的方法(例如，化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、溅镀以及任何其他合适的方法)形成以形成这样的层。间隔件层可以包括与sti区域56内的电介质材料具有不同蚀刻特性的不同材料或相同材料。然后例如通过一次或多次蚀刻来图案化间隔件层以移除间隔件层的水平部分，而间隔件层的剩余垂直部分形成栅极间隔件62。
33.在一些实施例中，一旦已经形成栅极间隔件62，就可以使用反应离子蚀刻(rie)或通过使用任何其他合适的移除工艺来移除鳍52中未被虚设栅极和栅极间隔件62保护的部分，其中rie使用虚设栅极和栅极间隔件62作为硬掩模。可以继续移除工艺，直到鳍52与sti区域56的表面在同一平面上或在sti区域56的表面之下。
34.在鳍52中形成外延源极/漏极区域64，使得每个虚设栅极电极60被横向地设置在相应的相邻的一对外延源极/漏极区域64之间。外延源极/漏极区域64在将成为所得finfet的沟道区域的区域中施加应力，从而改善性能。栅极间隔件62将外延源极/漏极区域64与虚设栅极电极60分开适当的横向距离，使得外延源极/漏极区域64不会短路所得finfet的后续形成的栅极。通过在鳍52中蚀刻凹槽来形成外延源极/漏极区域64。然后，在凹槽中外延生长该区域中的外延源极/漏极区域64。外延源极/漏极区域64可以包括任何可接受的材料，例如适合于n型或p型finfet的材料。例如，当形成n型finfet时，外延源极/漏极区域64可以包括在鳍52的沟道区域中施加拉伸应力的材料，例如硅、sic、sicp、sip等。同样地，当形成p型finfet时，外延源极/漏极区域64可以包括在鳍52的沟道区域中施加压缩应力的材
料，例如sige、sigeb、ge、gesn等。外延源极/漏极区域64可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
35.在其中鳍52包括硅并且finfet为p型器件的实施例中，可以利用具有与沟道区域不同的晶格常数的材料(例如，硅、硅锗、硅磷)来再生长源极/漏极区域64。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等之类的前体，并且可以持续约5分钟至约120分钟，例如约30分钟。在其他实施例中，源极/漏极区域64可以包括诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp、前述的组合等之类的材料。
36.在一些实施例中，一旦形成源极/漏极区域64，则可以通过注入合适的掺杂剂以补充鳍52中的掺杂剂来将掺杂剂注入到源极/漏极区域64中。例如，可以注入诸如硼、镓、铟等之类的p型掺杂剂以形成pmos器件。或者，可以注入诸如磷、砷、锑等之类的n型掺杂剂以形成nmos器件。可以使用虚设栅极和栅极间隔件62作为掩模来注入这些掺杂剂。然而，可以使用任何其他合适的工艺、步骤等来注入掺杂剂。例如，可以使用间隔件和衬里的各种组合来执行多个注入工艺，以形成具有适合于特定目的的特定形状或特性的源极/漏极区域。这些工艺中的任何工艺都可以用于注入掺杂剂，并且以上描述并不意味着将本公开实施例限制于上文呈现的步骤。
37.由于用于形成外延源极/漏极区域64的外延工艺，外延源极/漏极区域64的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在图2a至图2c所示的实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域64保持分离。在其他实施例中，例如图2d所示，这些小平面使得同一finfet的相邻外延源极/漏极区域64合并。
38.在图3a至图3c中，层间电介质(ild)66(例如，ild0层)被沉积在衬底50之上。ild 66可以由电介质材料形成，并且可以通过任何合适的方法(例如，cvd、pecvd、或可流动cvd(fcvd))来沉积。电介质材料可以包括氧化硅(sio2)、磷硅玻璃(psg)、硼硅玻璃(bsg)、掺硼磷硅玻璃(bpsg)、未掺杂硅玻璃(usg)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
39.在一些实施例中，接触蚀刻停止层被设置在ild 66和外延源极/漏极区域64、栅极间隔件62和虚设栅极电极60之间。接触蚀刻停止层可以包括具有与ild 66的材料不同的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等，并且可以使用例如化学气相沉积(cvd)、原子层沉积(ald)工艺、等离子体增强化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)等中的一种或多种在沉积腔室内沉积。然而，可以利用任何合适的材料和任何合适的工艺来沉积接触蚀刻停止层。
40.在一些实施例中，一旦形成ild 66，就可以使用例如第一退火工艺来对ild 66进行退火。在一个实施例中，第一退火工艺可以是热退火，其中在惰性气氛中，例如在熔炉中加热衬底50和ild 66。第一退火工艺可以在约200℃至约1000℃之间(例如，约500℃)的温度下执行，并且可以持续约60秒至约360分钟之间的时间，例如约240分钟。
41.在一些实施例中，执行诸如cmp之类的平坦化工艺，以使ild 66的顶表面与虚设栅极电极60和栅极间隔件62的顶表面齐平。
42.在图4a至图4c中，在一个或多个蚀刻步骤(例如，湿法蚀刻工艺)中移除虚设栅极电极60和虚设栅极电介质58，从而形成凹槽68。每个凹槽68暴露相应鳍52的沟道区域。每个
沟道区域被横向设置在相邻的一对外延源极/漏极区域64之间。在移除期间，当蚀刻虚设栅极电极60时，虚设栅极电介质58可以用作蚀刻停止层。然后，在移除虚设栅极电极60之后，可以可选地移除虚设栅极电介质58。
43.在图5a至图5c中，形成栅极电介质70和栅极电极72以用于替代栅极。替代栅极可以包括例如栅极电介质、一个或多个导电阻挡层、一个或多个功函数层和导电填充材料。栅极电介质70被共形地沉积在凹槽68中，例如在鳍52的顶表面和侧壁上以及在栅极间隔件62的侧壁上。栅极电介质70也可以被形成在ild 66的顶表面上。根据一些实施例，栅极电介质70包括氧化硅、氮化硅或前述的多层。
44.在一些实施例中，栅极电介质70包括高k电介质材料，并且在这些实施例中，栅极电介质70可以具有大于约7.0的k值，并且可以包括hf、al、zr、la、mg、ba、ti、pb以及前述的组合的金属氧化物或硅酸盐。根据一些实施例，高k栅极电介质包括诸如hfo2、zro2、hfzrox、hfsio
x
、hfsion、zrsio
x
、hfzrsio
x
、al2o3、hfalo
x
、hfaln、zralo
x
、la2o3、tio2、yb2o3等之类的材料，并且可以是使用诸如原子层沉积之类的沉积工艺形成的单层或复合层。然而，可以使用任何合适的材料和任何合适的工艺来形成高k栅极电介质。
45.栅极电介质70的形成方法可以包括分子束沉积(mbd)、原子层沉积、pecvd等。在其中虚设栅极电介质58的部分保留在凹槽68中的实施例中，栅极电介质70包括虚设栅极电介质58的材料(例如，sio2)。
46.栅极电极72分别被沉积在栅极电介质70之上，并且填充凹槽68的其余部分。栅极电极72可以包括含金属材料，例如tin、tio、tan、tac、co、ru、al、w、前述的组合或前述的多层。栅极电极72可以通过沉积工艺(例如，原子层沉积(ald))形成。栅极电极72可以包括任意数量的衬里层、功函数调整层、以及填充材料。
47.根据一些实施例，一个或多个扩散阻挡层和一个或多个功函数调整层可以被形成为多个堆叠的层。例如，阻挡层可以被形成为氮化钛(tin)层，其可以(或者可以不)掺杂有硅。在p型finfet的情况下，功函数调整层可以与相应栅极电极72一起被形成为包括ti、al、tial、tialn、ta、tan、tialc、taalcsi、taalc、tisin等的堆叠的层。在n型finfet被形成有相应栅极电极72的情况下，功函数调整层可以被形成有作为包括tin、tan、tial、w、ta、ni、pt等的堆叠的层的相应栅极电极72。在这些实施例中，在沉积(一个或多个)功函数调整层之后，可以形成阻挡层(例如，另一tin层)。
48.根据一些实施例，导电填充材料可以由诸如钨、钴、铜、钌、铝等之类的材料形成。导电填充材料被沉积在栅极电介质、一个或多个导电阻挡层以及一个或多个功函数调整层之上，使得相应栅极电极72的相应间隔件62之间的剩余空间被填充或过度填充。
49.在填充(或过度填充)栅极电极72之后，可以执行平坦化工艺(例如，cmp)，以移除栅极电介质70和栅极电极72的材料的多余部分，该多余部分在ild 66的顶表面之上。栅极电极72和栅极电介质70的材料的剩余部分因此形成所得finfet的替代栅极。栅极电极72和栅极电介质70可以统称为栅极堆叠74。栅极堆叠74沿着鳍52的沟道区域的侧壁延伸。
50.在一些实施例中，一旦ild 66已经被平坦化并且栅极堆叠74和栅极间隔件62的平坦表面被暴露，则可以使用例如第二退火工艺对ild 66再次退火。在实施例中，第二退火工艺可以是热退火，其中在惰性气氛中，例如在熔炉中加热衬底50和ild 66。第二退火工艺可以在约200℃至约1000℃之间(例如，约500℃)的温度下执行，并且可以持续约60秒至约360
分钟之间的时间，例如约240分钟。
51.在形成之后，栅极堆叠74具有宽度w2。在一些实施例中，宽度w2在约6nm至约300nm的范围内。如下面进一步讨论的，根据形成的栅极堆叠74的宽度w2来选择鳍52之间的距离d1(参见图1a)。
52.图5a进一步示出了在后续附图中使用的参考横截面。横截面a-a’位于鳍52之间，并且平行于鳍52的纵轴。横截面b-b’垂直于横截面a-a’，并且沿着栅极堆叠74的纵轴，并且在例如垂直于finfet的外延源极/漏极区域64之间的电流流动的方向上。横截面c-c’平行于横截面b-b’，并且延伸穿过finfet的外延源极/漏极区域64。为了清楚起见，后续附图参考这些参考横截面。
53.图6a-图19c和图21a-图22c表示穿过使用与相应附图相关联的中间步骤形成的中间结构截取的截面图。图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图21a和图22a(
“‘
a’截面图”)是沿着图5a的线a-a’截取的，除了具有不同数量的栅极堆叠74之外。图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图21b和图22b(
“‘
b’截面图”)是沿着图5a的线b-b’截取的视图，除了具有不同数量的鳍52之外。图6c、图7c、图8c、图9c、图10c、图11c、图12c、图13c、图14c、图15c、图16c、图17c、图18c、图19c、图21c和图22c(
“‘
c’截面图”)是沿着图5a的线c-c’截取的视图，除了具有不同数量的鳍52之外。请注意，图5a中所示的横截面a-a’、b-b’和c-c’是在示例finfet结构上示出的，并且图6a-图19c和图21a-图22c中的截面图相对于彼此不同地布置。这些截面图的这些相对布置在图6a-图19c和图21a-图22c中示出。
54.此外，“a”截面图是穿过与“b”和“c”截面图相关联地示出的线a-a’截取的，以示出在平行于所形成的finfet的鳍的方向上的一系列栅极结构。“b”截面图是穿过与“a”和“c”截面图相关联地示出的线b-b’截取的，以示出在垂直于所形成的finfet的鳍的方向上在相应中间结构的切割金属栅极(cmg)的区域中的一系列栅极结构中的栅极结构。“c”截面图是穿过在相关联的“a”和“b”截面图中示出的线c-c’截取的，以示出在垂直于所形成的finfet的鳍的方向上与相应中间结构的切割金属栅极(cmg)相关联的ild0/epi界面的区域。
55.图6a-图16c示出了根据一些实施例的在具有切割金属栅极的finfet的制造中的中间阶段。图6a-图6c示出了与图5a-图5c的中间结构相似的中间结构，并且是finfet的制造工艺中的同一步骤。在图6a中，在衬底50上示出了四个栅极堆叠74，并且在图6b和图6c中，在相应视图中示出了两对鳍52。虽然四个栅极堆叠74被示出在衬底50的同一区域中，但是本领域普通技术人员应当理解，这些栅极堆叠74可以彼此实体分离并且可以在栅极堆叠74之间设置任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。例如，图6a至图16c中的最右边的栅极74可以在衬底50的输入/输出区域中，而图6a至图16c中的三个最左边的栅极堆叠74可以在衬底的存储器区域中，例如静态随机存取存储器(sram)区域。在一些实施例中，栅极堆叠74可以具有不同的沟道长度。例如，如图6a至图16c中所示，最右边的栅极堆叠74比其他所示出的栅极堆叠74更宽，并且因此，最右边的栅极堆叠74可以具有比其他所示出的栅极堆叠74长的沟道长度。
56.图7a-图7c示出了在形成穿过图6a-图6c中示出的中间结构的栅极堆叠74中的一个或多个的“切割金属栅极”(cmg)中的一些初始步骤。一旦栅极堆叠74已经被平坦化，一系列硬掩模层就可以形成在栅极堆叠74和ild 66的平坦表面之上。
57.在一些实施例中，在一系列掩模层中的第一层可以是蚀刻停止层80。蚀刻停止层80可以通过使用沉积方法(例如，原子层沉积(ald)、等离子体增强化学气相沉积(pecvd)、化学气相沉积(cvd)等)来沉积材料(例如，si、tin、sin、sio2、前述的组合等)，而形成在栅极堆叠74和ild 66的平坦表面之上。然而，可以使用任何合适的材料和任何合适的方法来形成蚀刻停止层80。
58.硬掩模层82可以被沉积在蚀刻停止层80之上，作为一系列掩模层中的第二层。硬掩模层82被形成在蚀刻停止层80之上，由第二硬掩模材料(例如，sin、sio2、前述的组合等)形成。用于形成硬掩模层82的第二硬掩模材料不同于用于形成蚀刻停止层80的第一硬掩模材料。因此，蚀刻停止层80可以用作硬掩模层82的后续图案化的蚀刻停止。根据一些实施例，可以使用沉积方法(例如，原子层沉积(ald)、等离子体增强化学气相沉积(pecvd)、化学气相沉积(cvd)等)将硬掩模层82置于蚀刻停止层80之上。然而，任何合适的材料和形成工艺都可以用于第一系列硬掩模层中的硬掩模层82。
59.图8a-图8c示出了沉积和图案化工艺，以形成穿过光致抗蚀剂层86的开口84，该光致抗蚀剂层86被沉积在硬掩模层82之上。根据实施例，光致抗蚀剂层86可以被沉积在硬掩模层82之上，作为一系列掩模层中的第三层。光致抗蚀剂层86可以使用任何合适的沉积工艺来沉积，可以被形成为任何合适的厚度，并且可以使用任何合适的光刻方法来图案化，以形成穿过光致抗蚀剂层86的开口84，并且在覆盖栅极堆叠74中的一个或多个的区域中暴露第一系列掩模层的硬掩模层82的表面。
60.图9a-图9c示出了使用第一蚀刻剂将图8a-图8c的光致抗蚀剂层86的图案转移到硬掩模层82中以形成穿过硬掩模层82的开口88的图案。在一些实施例中，第一蚀刻剂可以使用对用于形成硬掩模层82的硬掩模材料具有比用于形成蚀刻停止层80的硬掩模材料更大的蚀刻选择性的反应物气体。因此，蚀刻停止层80用作蚀刻停止层，并且覆盖栅极堆叠74中的一个或多个的蚀刻停止层80的区域通过开口88而暴露。在一些实施例中，蚀刻工艺可以使用例如含碳和氟的气体(例如，cf4、ch2f2、chf3等)来执行。然而，任何合适的气体都可以用于第一蚀刻剂。
61.根据一些实施例，图9a中的开口88可以形成为一个或多个宽度w88
x
，其在约5nm至约500nm之间，例如约100nm，并且在图9b和图9c中可以形成为一个或多个宽度w88
y
，其在约5nm至约50nm之间，例如约30nm。然而，任何合适的宽度都可以用于开口88。一旦形成了开口88，就移除剩余的光致抗蚀剂层86。可以使用本领域已知的用于移除光致抗蚀剂层的任何合适的工艺来移除剩余的光致抗蚀剂层86。
62.图10a-图10c示出了通过再沉积第二硬掩模材料作为毯式掩模层92来缩窄开口88以形成窄开口90。毯式掩模层92可以通过例如共形沉积工艺(例如，化学气相沉积(cvd)或原子层沉积(ald))形成，使得毯式掩模层92内衬(line)在蚀刻停止层80的暴露表面上，内衬在硬掩模层82的暴露表面上，并且内衬在穿过硬掩模层82的开口88的侧壁上。根据一些实施例，毯式掩模层92可以由与用于形成硬掩模层82的硬掩模材料(例如，氮化硅)相同的硬掩模材料形成。在实施例中，毯式掩模层92被形成为在约至约之间的高度均匀的厚度，例如约因此，图10a中的窄开口90可以被形成为一个或多个宽度w90
x
，其在约5nm至约500nm之间，例如约100nm，并且在图10b和图10c中可以被形成为一个或多个宽度w90
y
，其在约5nm至约50nm之间，例如约30nm。然而，任何合适的宽度都可以用于窄开口
90。
63.图11a-图11c示出了各向异性蚀刻工艺，执行该各向异性蚀刻工艺以移除毯式掩模层92中内衬在窄开口90的底部的部分。蚀刻停止层80在各向异性蚀刻工艺期间用作蚀刻停止层。因此，覆盖栅极堆叠74中的一个或多个的蚀刻停止层80的区域的至少部分通过窄开口90再暴露。在各向异性蚀刻中，毯式掩模层92中内衬在窄开口90的底部的水平部分被移除，而在窄开口90的侧壁上的剩余垂直部分保持完整。这样，窄开口90的侧壁上的垂直部分形成了具有与图10a-图10c所示的宽度w90
x
和w90
y
相对应以及与图6a-图6c所示的切割线a-a’、b-b’、c-c’相对应的尺寸的完整的环。在一些实施例中，可以执行各向异性蚀刻工艺以使用例如含碳和氟的气体(例如，cf4、ch2f2、chf3等)来移除内衬在窄开口90的底部的毯式掩模层92。然而，任何合适的气体都可以用于各向异性蚀刻工艺。
64.图12a-图12c示出了切割金属栅极(cmg)蚀刻工艺，执行该cmg蚀刻工艺以移除蚀刻停止层80的区域的暴露部分，并移除栅极堆叠74的一个或多个目标部分(可以称为栅极堆叠74的切割金属栅极区域)、相关联的栅极间隔件62和ild 66的部分，以便形成cmg沟槽94。该cmg蚀刻工艺将栅极堆叠74的一个或多个目标部分分为第一金属栅极部分74a和第二金属栅极部分74b，有效地从第二部分“切割”第一部分，如图12b所示。cmg蚀刻工艺还将源极/漏极区域的ild 66的一个或多个目标部分分为第一ild部分66a和第二ild部分66b，有效地从第二部分“切割”第一部分，如图12c所示。根据一些实施例，cmg蚀刻工艺包括使用含氯或含氟气体(例如，cl2、nf3、sicl4、bcl3、o2、n2、h2、ar、前述的组合等)的干法蚀刻。然而，任何合适的干法蚀刻气体都可以用于cmg蚀刻工艺。
65.在一些实施例中，cmg沟槽94在cmg沟槽94的第一部分中形成至第一深度p1，并且在cmg沟槽94的第二部分中形成至第二深度p2。cmg沟槽94的第一部分通过移除栅极堆叠74的目标部分的材料、移除栅极间隔件62的目标部分的材料以及移除ild 66中位于栅极堆叠74的目标部分和栅极间隔件62的目标部分下面的部分的材料而形成。这样，cmg沟槽94的第一部分形成为第一宽度w94
x1
，该第一宽度w94
x1
对应于栅极堆叠74的目标栅极的宽度并且对应于ild 66中的栅极间隔件62的厚度。
66.通过移除沿着穿过硬掩模层82的开口88的垂直侧壁形成的毯式掩模层92的材料，以及通过移除ild 66中位于沿着穿过硬掩模层82的开口88的垂直侧壁形成的毯式掩模层92下面的部分的材料，形成cmg沟槽94的第二部分。因此，cmg沟槽94的第二部分被形成为与硬掩模层82中的开口w88
x
的宽度相对应的第二宽度w94
x2
。
67.图12b沿着cmg沟槽94的中心附近或中心处的切割线b-b’截取，示出了cmg沟槽94被形成至第一深度p1，在该第一深度p1处目标栅极堆叠74被完全分离(即，“切割”)为目标栅极堆叠74的第一部分74a和第二部分74b。图12c沿着cmg沟槽94的源极/漏极区域64的区域附近或cmg沟槽94的源极/漏极区域64的区域处的切割线c-c’截取，示出了cmg沟槽94被形成至第二深度p2，在该第二深度p2处ild 66的部分保留在隔离相邻器件的鳍52的部分的隔离区域56之上。
68.如图12a-图12c中进一步所示，在cmg蚀刻工艺期间，残留副产物材料96(例如，聚合物)可以被形成为cmg蚀刻工艺期间硬掩模层82的材料、蚀刻停止层80的材料、目标栅极堆叠74的材料、栅极间隔件62的材料、ild 66的材料和反应物气体之间的反应的副产物。例如，如图12a-图12c所示，残留副产物材料96可以被形成在硬掩模层82之上并且沿着cmg沟
槽94的侧壁形成。
69.图13a-图13c示出了残留副产物材料96的移除。一旦已经形成cmg沟槽94，则执行聚合物移除工艺以移除任何残留的聚合物副产物96。例如，可以使用具有hf/nh3气体的非等离子体配方来移除聚合物材料。具有hf/nh3气体的非等离子体配方对金属具有低选择性，并且可以在移除聚合物副产物96期间通过调整压力和温度对其进行调整以对sin具有不同选择性。
70.一旦已经移除cmg聚合物副产物96，就可以执行湿法清洁以确保cmg沟槽94的表面清洁，以供进一步处理。根据一些实施例，可以将诸如sc-1或sc-2清洁溶液之类的溶液用于湿法清洁工艺。尽管也可以使用其他溶液，例如h2so4和h2o2的混合物(称为spm)，或氟化氢(hf)的溶液。然而，任何合适的溶液或任何合适的工艺可以用于湿法清洁工艺，并且完全旨在包括在实施例的范围内。
71.根据一些实施例，在移除cmg聚合物副产物96之后，cmg沟槽94可以被形成至约50nm至约300nm之间的第一深度p1，并且被形成至约5nm至约500nm之间(例如，约100nm)的第一宽度w94
x1
。cmg沟槽94也可以被形成至约48nm至约298nm之间(例如，约198nm)的第二深度p2，并且被形成至约1nm至约10nm之间(例如，约4nm)的第二宽度w94
x2
。然而，任何合适的深度和任何合适的宽度均可以被用于cmg沟槽94的第一深度p1和第二深度p2，并且任何合适的宽度均可以被用于cmg沟槽94的第一宽度w94
x1
和第二宽度w94
x2
。
72.此外，当在图13b和图13c中的横截面中以及在这些相同横截面中的后续图中观察时，cmg沟槽94可以具有例如u、v或正方形形状。在图13a-图13c的实施例中，cmg沟槽94具有正方形形状，然而其他形状也是可能的，并且完全旨在包括在实施例的范围内(例如，参见图21a-图22c)。
73.图14a-图14c示出了在图13a-图13c的结构之上沉积阻挡层100。阻挡层100可以有助于防止cmg沟槽94的材料在后续处理期间扩散到栅极堆叠74中。在一些实施例中，阻挡层100可以包括氮化硅等。阻挡层100可以例如具有在约6.5至约8的范围内的电介质常数。阻挡层100可以使用诸如ald之类的沉积工艺被共形地沉积。阻挡层100可以在cmg沟槽94的每一侧上沉积至约1nm至约15nm之间(例如，约5nm)的厚度。
74.在实施例中，阻挡层100为通过等离子体增强原子层沉积(peald)工艺而沉积的氮化硅层。在该实施例中，peald工艺可以在从300℃至约600℃的温度范围内执行。此外，在该实施例中，形成氮化硅层的peald工艺可以包括二碘硅烷(sih2i2)和nh3的前体。
75.图14a-图14c进一步示出了共形地沉积在阻挡层100之上的氧阻碍层(oxygen blocking layer)102。在实施例中，氧阻碍层102可以被形成为非晶硅材料层等。在其中氧阻碍层102是硅层102的示例中，硅层102可以在cmg沟槽94的每一侧上沉积至在约至约的范围内的厚度，例如约在图14a-图14c的实施例中，硅层102被沉积至小于约的厚度。硅层102可以使用诸如cvd之类的沉积工艺被共形地沉积。硅层102用作下方阻挡层100和栅极堆叠74的氧化的阻挡。在一些实施例中，氧阻碍层102可以由具有低k值的其他合适材料形成，并且将用作下方阻挡层100和栅极堆叠74的氧化的阻挡。
76.在实施例中，在从约350至约450℃的范围内的温度下，在约1至约3托的压力下，以约0.3至约0.5标准升每分钟(slm)的乙硅烷流量以及约0至1slm的n2载流子流量，在熔炉中
通过cvd来沉积硅层102。
77.在另一实施例中，在从约300℃至约600℃的范围内的温度下，在约10至约20托的压力下，以约200至约2000slm(例如，800slm)的前体二碘硅烷(sih2i2)和n2流量，在约600至约800瓦的射频下，持续约0.2至约10分钟(例如，一分钟)，在单晶圆腔室中通过peald来沉积硅层102。
78.在另一实施例中，在从约200℃至约500℃的范围内的温度下，在从约2至约5托的范围内的压力下，以在从约0.5至约10slm(例如，2slm)的范围内的前体n-(二乙基氨基甲硅烷基)-n-乙基乙胺(c8h
22
n2si)和ar流速，在约15至100瓦的射频下，以及持续在从约0.2至约10分钟(例如，一分钟)的范围内的时间，在熔炉中通过peald来沉积硅层102。
79.在沉积硅层102之后，执行氧化工艺以将硅层102的至少一部分转换为氧化硅层。在实施例中，氧化工艺包括原位o2吹扫氧化方法。在实施例中，氧化工艺包括在从约350℃至450℃的范围内的温度下，在从约1至约3托的范围内的压力下，以在从约0.2至约10slm的范围内的o2流速，以及持续在从约2分钟至约30分钟的范围内的时间，在熔炉中的原位o2浸泡。在其中硅层102被形成为具有小于约的厚度的实施例中，氧化工艺将硅层102完全转换为氧化硅层。
80.在另一实施例中，通过打破真空以将硅层102暴露于环境大气来执行氧化工艺，同时器件处于队列中以用于下文参考图15a-图15c所描述的下一处理阶段。
81.在一些实施例中，在氧化工艺之后，在cmg沟槽94的每一侧上，任何剩余硅层102和新形成的氧化硅层的组合厚度可以具有约0.4nm至约1.5nm的厚度。
82.在图15a-图15c中，填充材料104被沉积在图14a-图14c的氧化结构之上。cmg沟槽94可以用填充材料104填充。在图15a-图15c和后续图中，氧化硅层被示出为填充材料104的一部分，因为材料成分可以是相同的。填充材料104可以是电介质材料，例如氧化硅、氮化硅、碳氧化硅和/或碳氮氧化硅，其中，碳占化合物的重量百分比为约1％至10％，和/或氮占化合物的重量百分比小于约50％，并且可以由式(si)
(1-y)
n
y
、(sio)
(1-x)
c
x
和/或(sio)
(1-x-y)
c
x
n
y
表示，其中，x＝0.01-0.1并且y<0.5。填充材料104可以使用沉积工艺(例如，peald、pecvd、ald、cvd等)来沉积。在实施例中，填充材料104是具有约3.5至约5的电介质常数的氧化硅。在实施例中，可以沉积填充材料104以将cmg沟槽94过度填充至硬掩模层82的顶表面之上的水平。
83.在实施例中，填充材料通过peald用前体n-(二乙基氨基甲硅烷基)-n-乙基乙胺(c8h
22
n2si)和o2进行沉积。
84.在实施例中，阻挡层100的沉积、硅层102的沉积以及硅层102的氧化中的每一个均可以在单个腔室中执行。在其他实施例中，阻挡层100的沉积在单独的腔室中沉积。
85.在实施例中，硅层102的沉积、硅层102的氧化以及填充材料104的沉积中的每一个均可以在单个腔室中执行。在该实施例中，阻挡层100的沉积在单独的腔室中执行。
86.在实施例中，在沉积了厚度小于约的硅层102、氧化了硅层102以及沉积了氧化硅的填充材料104之后，全部或基本上全部的硅层102被氧化。因此，在该特定实施例中，氧化硅层102和填充材料104两者都是氧化硅，并且在cmg沟槽94中的阻挡层100之上。
87.图16a-图16c示出了填充材料104的平坦化，该平坦化可以使用例如化学机械(cmp)平坦化工艺来执行以移除填充材料104的多余材料。cmp平坦化工艺可以继续，直到蚀
刻停止层80已经被完全移除，并且可以继续，直到填充材料104、栅极堆叠74和相应栅极间隔件62的顶表面在ild 66的平坦表面内被暴露。因此，cmg插塞106由设置在ild 66内的阻挡层100、硅层102(如果存在的话)和填充材料104的剩余材料形成。在一些实施例中，一旦减小，栅极堆叠74的高度和cmg插塞106的高度就可以减小到在约50nm至约120nm之间(例如，约100nm)的第一总高度h1。然而，任何合适的高度均可以用于栅极堆叠74和cmg插塞106。
88.图17a-图19c示出了根据一些其他实施例的具有切割金属栅极的finfet的制造中的中间阶段。图17a-图19c中的实施例类似于图1-图16c中所示的实施例，除了在该实施例中，在最终结构中氧阻碍层202的一些保持未氧化。在该实施例中，氧阻碍层202可以被形成为比先前实施例的氧阻碍层102更厚，使得氧化工艺不氧化氧阻碍层202的全部。类似于先前实施例，作为示例，氧阻碍层202可以为硅层202。与前述实施例的细节类似的关于该实施例的细节在此将不再重复。
89.图17a-图17c示出了与上面图14a-图14c中描述的处理类似的处理的中间阶段，并且在此不再重复形成该处理的中间阶段的描述。如图17a-图17c所示，在图13a-图13c中移除了残留副产物材料96之后，在图13a-图13c的结构之上沉积阻挡层200。用于形成阻挡层200的材料和工艺可以类似于上述阻挡层100，并且在此不再重复描述。
90.图17a-图17c进一步示出了共形地沉积在阻挡层200之上的硅层202。硅层202可以在cmg沟槽94的每一侧上沉积至在约至约的范围内的厚度。在图17a-图17c的实施例中，硅层202被沉积至大于或等于约的厚度。用于形成硅层202的材料和工艺可以类似于上述的硅层102，并且在此不再重复描述。
91.在沉积了硅层202之后，执行氧化工艺以将硅层202的一部分转换为氧化硅层，同时保留了硅层202的一些。该氧化工艺可以类似于上面参考图14a-图14c描述的氧化工艺，并且在此不再重复描述。因为在该实施例中硅层202形成得较厚，所以氧化工艺不会将硅层202的全部转换为氧化硅层，而是保留了硅层202的一些。
92.在图18a-图18c中，填充材料204被沉积在图17a-图17c的氧化结构之上。用于形成填充材料204的材料和工艺可以类似于上述填充材料104，并且在此不再重复描述。
93.在图19a-图19c中，使用例如cmp平坦化工艺来移除填充材料204的多余材料，以平坦化填充材料204。cmp平坦化工艺可以继续，直到蚀刻停止层80已经被完全移除，并且可以继续，直到填充材料204、栅极堆叠74和相应栅极间隔件62的顶表面在ild 66的平坦表面内被暴露。因此，cmg插塞206由设置在ild 66内的阻挡层200、硅层202和填充材料204的剩余材料形成。在一些实施例中，一旦减小，栅极堆叠74的高度和cmg插塞206的高度可以减小至约50nm至约120nm之间(例如，约100nm)的总高度h2。然而，任何合适的高度均可以用于栅极堆叠74和cmg插塞206。
94.图20示出了在具有切割金属栅极的finfet的制造中的附加阶段之后的半导体器件。
95.在形成切割金属栅极之后，例如，在图16a-图16c或图19a-图19c之后的阶段，如图20所示，在ild 66之上沉积ild 76。在一些实施例中，ild 76是通过可流动cvd方法形成的可流动膜。在一些实施例中，ild 76由电介质材料(例如，psg、bsg、bpsg、usg等)形成，并且可以通过任何合适的方法(例如，cvd和pecvd)沉积。
96.此外，栅极接触件78和源极/漏极接触件(未示出)穿过ild 76和ild 66形成。用于源极/漏极接触件的开口穿过ild 66和ild 76形成，并且用于栅极接触件78的开口穿过ild 76(以及可选地，如果形成了栅极掩模的话，穿过栅极掩模)形成。栅极接触件78(或源极/漏极接触件)可以包括衬里(例如，扩散阻挡层、粘附层等)和导电材料。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成衬里和导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。导电材料可以通过沉积工艺(例如，cvd)形成。
97.可以执行平坦化工艺(例如，cmp)，以从ild 76的表面移除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件和栅极接触件78。可以执行退火工艺以在外延源极/漏极区域64与源极/漏极接触件之间的界面处形成硅化物。源极/漏极接触件被实体和电气地耦合到外延源极/漏极区域64，并且栅极接触件78被实体和电气地耦合到栅极电极72。源极/漏极接触件和栅极接触件78可以在不同的工艺中形成，或者可以在相同的工艺中形成。
98.图21a-图22c示出了根据一些其他实施例的在具有切割金属栅极的finfet的制造中的中间阶段。图21a-图22c中的实施例类似于图1a-图16c和图17a-图19c中所示的实施例，除了在该实施例中，cmg沟槽被形成为u形。此外，在该实施例中，沟槽可以形成得更深以延伸穿过隔离区域56并且部分地进入衬底50中。与前述实施例的细节类似的关于该实施例的细节在此将不再重复。
99.图21a-图21c示出了与上面图13a-图13c中描述的处理类似的处理的中间阶段，并且在此不再重复形成该处理的中间阶段的描述。在图21a-图21c中，执行切割金属栅极(cmg)蚀刻工艺以移除蚀刻停止层80的区域的暴露部分，并且移除栅极堆叠74的一个或多个目标部分、相关联的栅极间隔件62和ild 66的部分，以便形成cmg沟槽300。用于形成cmg沟槽300的材料和工艺可以类似于上述cmg沟槽94，并且在此不再重复描述。在该实施例中，用于形成cmg沟槽300的蚀刻时间可以从前面的实施例增加，以使cmg沟槽300形成至更大的深度。
100.如图21a-图22c所示，在图13a-图13c中移除了残留副产物材料96之后，cmg沟槽300在cmg沟槽300的第一部分中被形成为深度p3，并且在cmg沟槽300的第二部分中形成为深度p4。通过移除栅极堆叠74的目标部分的材料、移除栅极间隔件62的目标部分的材料、以及移除ild 66中位于栅极堆叠74的目标部分和栅极间隔件62的目标部分下面的部分的材料，形成cmg沟槽300的第一部分。因此，cmg沟槽300的第一部分被形成为第一宽度w300
x1
，其对应于栅极堆叠74的目标栅极的宽度并且对应于ild 66中的栅极间隔件62的厚度。
101.通过移除沿着穿过硬掩模层82的开口88的垂直侧壁形成的毯式掩模层92的材料，以及通过移除ild 66中位于沿着穿过硬掩模层82的开口88的垂直侧壁形成的毯式掩模层92下面的部分的材料，形成cmg沟槽300的第二部分。因此，cmg沟槽300的第二部分被形成为第二宽度w300
x2
，其对应于硬掩模层82中的开口w88
x
的宽度(例如，参见图9a-图9c)。
102.根据一些实施例，在移除了cmg聚合物副产物96之后，cmg沟槽300可以被形成至约150nm至约350nm之间的第一深度p3，并且被形成至约5nm至约25nm之间(例如，约10nm)的第一宽度w300
x1
。cmg沟槽300还可以被形成至约130nm至约330nm之间(例如，约250nm)的第二深度p4，并且被形成至约2nm至约20nm之间(例如，约7nm)的第二宽度w300
x2
。然而，任何合适
的深度和任何合适的宽度均可以用于cmg沟槽300的第一深度p3和第二深度p4，并且任何合适的宽度均可以用于cmg沟槽94的第一宽度w300
x1
和第二宽度w300
x2
。
103.此外，当在图21b和图21c中的横截面中以及在这些相同横截面中的后续图中观察时，cmg沟槽300可以具有例如u、v或正方形形状。在图21a-图21c的实施例中，cmg沟槽300具有u形，然而其他形状也是可能的，并且完全旨在包括在实施例的范围内。
104.图22a-图22c示出了在图21a-图21c中的结构上执行的后续处理。图21a-图21c和22a-图22c之间的后续处理类似于上面在图14a-图14c和图16a-图16c或图17a-图17c和图19a-图19c中示出和描述的处理，并且在此不再重复描述。
105.图22a-图22c示出了形成在cmg沟槽300中的阻挡层302和形成在阻挡层302上的填充材料304。虽然在该实施例中未说明将保留氧阻碍层(例如，硅层102或202)，但是阻挡层302与填充材料304之间的氧阻碍层是可能的并且完全旨在包括在该实施例的范围内。在该实施例中，由于cmg沟槽300暴露了衬底50，因此阻挡层302实体接触沟槽300中的衬底50。阻挡层302可以类似于阻挡层100，并且填充材料304可以类似于填充材料104。用于形成阻挡层102和填充材料104的材料和工艺如上所述，并且在此不再重复描述。
106.此外，图22a-图22c进一步示出了cmg插塞306。用于形成cmg插塞306的材料和工艺可以类似于上述的cmg插塞106，并且在此不再重复描述。在该实施例中，一旦减小，栅极堆叠74的高度和cmg插塞306的高度就可以减小至约50nm至约150nm之间的第一总高度h3。然而，任何合适的高度均可以用于栅极堆叠74和cmg插塞306。
107.实施例可以实现优点。实施例包括形成在切割金属栅极(cmg)沟槽中的cmg隔离结构，其改善了器件的电阻-电容延迟，并且不降低器件的阈值电压。在一些实施例中，cmg隔离结构包括具有氮化硅层、硅层和氧化硅层的多个层。在一些实施例中，氮化硅层用作阻挡层，以防止在后续处理期间栅极堆叠的材料扩散到cmg沟槽中。在一些实施例中，硅层用作对下方阻挡层和栅极堆叠的氧化的阻挡。因为硅层保护下面的层不被氧化，所以可以在硅层上形成氧化硅层，这降低了cmg隔离结构的电介质常数。此外，通过保护下面的层(例如，栅极堆叠)不被氧化，可以在利用cmg方法的同时保持器件的阈值电压。
108.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文进行各种改变、替换和变更。
109.示例1是一种用于形成半导体器件的方法，包括：在半导体器件的金属栅极结构的切割金属栅极区域中形成开口；在所述开口中共形地沉积第一电介质层；在所述第一电介质层之上共形地沉积硅层；对所述硅层执行氧化工艺以形成第一氧化硅层；用第二氧化硅层填充所述开口；以及对所述第二氧化硅层和所述第一电介质层执行化学机械抛光，以形成切割金属栅极插塞，所述化学机械抛光暴露出所述半导体器件的金属栅极结构。
110.示例2是示例1所述的方法，其中，所述第一电介质层包括氮化硅。
111.示例3是示例1所述的方法，其中，对所述硅层执行氧化工艺将所述硅层的全部转换为所述第一氧化硅层。
112.示例4是示例3所述的方法，其中，所述第二氧化硅层被直接地形成在所述第一氧
浸泡工艺。
123.示例15是示例10所述的方法，其中，所述氧阻碍层是硅层，并且其中，在所述阻挡层之上形成所述氧阻碍层还包括：执行包括二碘硅烷(sih2i2)的等离子体增强原子层沉积工艺。
124.示例16是示例10所述的方法，其中，所述氧阻碍层是硅层，并且其中，在所述阻挡层之上形成所述氧阻碍层还包括：执行包括n-(二乙基氨基甲硅烷基)-n-乙基乙胺(c8h
22
n2si)的等离子体增强原子层沉积工艺。
125.示例17是示例10所述的方法，其中，对所述氧阻碍层执行氧化工艺将所述氧阻碍层的全部转换为所述第一氧化物层。
126.示例18是一种半导体器件，包括：半导体鳍，所述半导体鳍从衬底延伸；隔离区域，所述隔离区域围绕所述半导体鳍的下部部分；金属栅极结构，所述金属栅极结构在所述半导体鳍和所述隔离区域上，所述金属栅极结构被设置在层间电介质层中；以及隔离结构，所述隔离结构被设置在所述金属栅极结构中，所述隔离结构将所述金属栅极结构分成两个不同部分，所述隔离结构包括：共形氮化硅层，所述共形氮化硅层沿着所述金属栅极结构的两个不同部分的侧壁延伸；共形硅层，所述共形硅层在所述共形氮化硅层上；以及氧化硅层，所述氧化硅层在所述共形硅层上。
127.示例19是示例18所述的半导体器件，其中，所述隔离结构延伸穿过所述隔离区域并且部分地进入所述衬底中，其中，所述隔离结构的所述共形氮化硅层接触所述衬底。
128.示例20是示例18所述的半导体器件，其中，所述共形氮化硅层沿着所述隔离区域的顶表面从所述金属栅极结构的两个不同部分中的一个部分的侧壁延伸到所述金属栅极结构的两个不同部分中的另一部分。