光学半导体器件及组装该光学半导体器件的方法与流程

本发明涉及一种光学半导体器件及一种组装该光学半导体器件的方法。

背景技术：

在例如日本专利申请公开no.h11-186666中公开了一种光学半导体器件，其中包括有源层的半导体层堆叠在衬底上。台面由有源层等形成。用于注入电流的电极被设置在台面上。为了降低寄生电容以实现高速操作，在台面的两侧设置了掩埋层。

技术实现要素：

为了减小寄生电容，设置了具有足够厚度的掩埋层。然而，当掩埋层向上突出时，电极可能变薄并破裂。因此，本发明的目的是提供能够抑制电极的破裂的光学半导体器件及组装该光学半导体器件的方法。

根据本发明的一方面，提供了一种光学半导体器件，包括：半导体衬底，该半导体衬底具有(100)面取向并且是第一导电类型；台面，该台面被设置在半导体衬底的<011>方向的表面上，并且包括第一导电类型的第一包层、有源层和第二导电类型的第二包层；半绝缘掩埋层，该半绝缘掩埋层掩埋台面的两侧、被设置在半导体衬底上、并且包括第一区域和第二区域，第二区域被布置成相比于第一区域距台面更远；绝缘膜，该绝缘膜被设置在掩埋层的第一区域和第二区域上；以及电极，该电极被设置在台面上和第一区域上的绝缘膜上；其中，第一区域的表面被布置在等于或低于台面的表面的高度的高度处，并且在距台面更远的距离处降低。

根据本发明的另一方面，提供了一种组装光学半导体器件的方法，包括以下步骤：在具有(100)面取向并且是第一导电类型的半导体衬底上依次形成第一导电类型的第一包层、有源层和第二导电类型的第二包层；在第二包层上设置第一掩膜；通过使用第一掩膜来蚀刻第一包层、有源层和第二包层，在<011>方向上形成台面；在台面的两侧形成半绝缘的第一掩埋层；在第一掩埋层的部分上和台面上形成第二掩膜，第二掩膜的宽度大于第一掩膜的宽度；使用第二掩膜在第一掩埋层上形成第二掩埋层；在第一掩埋层和第二掩埋层上形成绝缘膜；以及在台面、第一掩埋层和第二掩埋层上形成电极。

附图说明

图1是示出根据第一实施例的光学半导体器件的截面视图；

图2a至图2c是示出组装光学半导体器件的方法的截面视图；

图3a至图3c是示出组装光学半导体器件的方法的截面视图；

图4a至图4c是示出组装光学半导体器件的方法的截面视图；以及

图5a至图5c是示出根据比较示例的组装光学半导体器件的方法的截面视图。

具体实施方式

[本发明的实施例的描述]

首先，将如下所列描述本公开的实施例的细节。

本公开的实施例是(1)一种光学半导体器件，包括：半导体衬底，该半导体衬底具有(100)面取向并且是第一导电类型；台面，该台面被设置在半导体衬底的处于<011>方向的表面上，并且包括第一导电类型的第一包层、有源层和第二导电类型的第二包层；半绝缘掩埋层，该半绝缘掩埋层掩埋台面的两侧、被设置在半导体衬底上、并且包括第一区域和第二区域，第二区域被布置成相比于第一区域距台面更远；绝缘膜，该绝缘膜被设置在掩埋层的第一区域和第二区域上；以及电极，该电极被设置在台面上和第一区域上的绝缘膜上；其中，第一区域的表面被布置在等于或低于台面的表面的高度的高度处，并且在距台面更远的距离处降低。

(2)第二区域的厚度可以大于第一区域的厚度。

(3)第二区域的上表面的至少一部分可以被定位为高于台面的表面。

(4)半绝缘掩埋层可以在第一区域和第二区域之间具有第三区域，并且第三区域的上表面可以在到第二区域的方向上距第一区域的更远的距离处升高。

(5)电极可以从台面延伸到第一区域和第二区域。

(6)电极可以包括欧姆电极和被设置在欧姆电极上的布线层。

(7)绝缘膜可以具有使台面的上表面暴露的开口，并且其中，开口的端部可以被定位在第一区域中。

(8)掩埋层可以由磷化铟形成。

(9)一种组装光学半导体器件的方法，包括以下步骤：在具有(100)面取向并且是第一导电类型的半导体衬底上依次形成第一导电类型的第一包层、有源层和第二导电类型的第二包层；在第二包层上设置第一掩膜；通过使用第一掩膜来蚀刻第一包层、有源层和第二包层，在<011>方向上形成台面；在台面的两侧形成半绝缘的第一掩埋层；在第一掩埋层的部分上和台面上形成第二掩膜，第二掩膜的宽度大于第一掩膜的宽度；使用第二掩膜在第一掩埋层上形成第二掩埋层；在第一掩埋层和第二掩埋层上形成绝缘膜；以及在台面、第一掩埋层和第二掩埋层上形成电极。

(10)第一掩埋层的形成可以包括形成第一掩埋层，使得第一掩埋层的上表面被定位为低于台面的上表面，并且第二掩埋层的形成可以包括形成第二掩埋层，使得第二掩埋层的上表面被定位为高于台面的上表面。

(11)形成电极的步骤可以包括形成欧姆电极和在欧姆电极上形成布线层。

(12)该方法可以进一步包括以下步骤：在形成第二掩膜之前去除第一掩膜；以及在形成绝缘膜之前去除第二掩膜。

[本发明的实施例的细节]

下面参照附图描述根据本发明的实施例的光学半导体器件及组装该光学半导体器件的方法的具体示例。应当注意的是，本发明不限于这些示例，而是由权利要求示出，并且所有修改旨在包括在权利要求的等同物和权利要求的范围内。

[第一实施例]

(光学半导体器件)

图1是示出根据第一实施例的光学半导体器件100的截面视图。如图1所示，包层12、光导层14、有源层16、光导层18、包层20和接触层22依次堆叠在衬底10上，并且这些半导体层形成台面24。掩埋层30被设置在包层12的上表面上和台面24的两侧，并且掩埋台面24。

绝缘膜26被设置在掩埋层30的上表面上。绝缘膜26由绝缘材料(诸如但不限于厚度为0.5μm的氮化硅(sin))形成，并且具有开口26a。开口26a的宽度大于台面24的宽度的宽度，并且使台面24的上表面暴露。欧姆电极40被设置在台面24和绝缘膜26的上表面上，布线层42被设置在欧姆电极40和绝缘膜26上。欧姆电极40和布线层42彼此接触，并形成p型电极43。n型电极44被设置在衬底10的底表面上。p型欧姆电极40由例如金(au)、zn和au的堆叠层形成，并且具有例如70nm的厚度。布线层42是由例如au形成的镀覆层，并且具有3.0μm的厚度。n型电极44由金锗、金、钛、铂和金的多层结构(auge/au/ti/pt/au)形成，并且具有例如1.0μm的厚度。

衬底10是由例如厚度为100μm并且具有(100)面取向的n型磷化铟(inp)形成的半导体衬底。包层12由例如厚度为1.0μm的n型inp形成。衬底10和包层12的掺杂剂是例如硅(si)，并且掺杂剂浓度是例如1×10¹⁸cm^-3。光导层14和18由例如非掺杂磷化铟镓砷(ingaasp)形成。有源层16具有例如多量子阱(multiquantumwell，mqw)结构，包括多个非掺杂磷化铟镓砷(ingaasp)层，并且具有0.15μm的厚度。包层20由例如厚度为1.5μm的zn掺杂p型inp形成。基于包层12的台面24的高度h1例如为3.0μm。衬底10和半导体层可以由除了上述化合物半导体的化合物半导体形成。

有源层16具有增益，并且通过使用电极43和44注入电流来发出光。光学半导体器件100的振荡波长带例如为1.3至1.55μm。台面24在<011>方向上延伸，并且光沿着台面24的延伸方向传播。

为了减少电流收缩和寄生电容，设置了掩埋层30。掩埋层30在与光传播方向(图1中的水平方向)相交的方向上被定位在台面24的两侧。掩埋层30由例如铁(fe)掺杂的半绝缘inp形成。掩埋层30包括在台面24两侧处的区域33、34和35。区域33、34和35以此顺序从靠近台面24的侧到距台面24更远的侧被布置。绝缘膜26覆盖区域33、34和35。欧姆电极40和布线层42被设置在台面24和区域33、34和35上。

区域33(第一区域)与台面24相邻。区域33的上表面是倾斜的。区域33的上表面在距台面24更远的距离处降低，并且连接在台面24的上表面和区域34之间。区域33的上表面不突出到台面24上方，并且被定位在与台面24的上表面的位置相同或更低的位置处。区域34(第三区域)的上表面是倾斜的，并且从区域33在到区域35的更近的距离处升高。区域35的上表面的至少一部分(第二区域)被定位为高于台面24的上表面。也就是说，掩埋层30在台面24的两侧处具有凹陷形状。区域33的宽度w1例如为1.0μm。区域33的最薄部分的厚度t1例如为2.6μm，并且小于台面24的厚度(高度h1)。区域35最厚部分的厚度t2例如为3.2μm，并且大于台面24的高度h1。

(组装方法)

图2a至图4c是示出组装光学半导体器件100的方法的截面视图。如图2a所示，包层12、光导层14、有源层16、光导层18、包层20和接触层22通过例如金属有机化学气相沉积法(mocvd法)在衬底10的(100)面上依次外延生长。

如图2b所示，在接触层22上设置例如为二氧化硅(sio2)的掩膜50(第一掩膜)。掩膜50的宽度w2例如是2.0μm，并且等于台面24的宽度。如图2c所示，使用掩膜50执行干法蚀刻，以从包层12、光导层14、有源层16、光导层18、包层20和接触层22形成台面24。例如，碘化氢气体和四氯化硅气体的混合气体用于干法蚀刻。

如图3a所示，掩埋层31(第一掩埋层)通过例如mocvd法外延生长在台面24的两侧和包层12的上表面上。由于台面24受到掩膜50的保护，掩埋层31不会生长在台面24的上表面上。掩埋层31被生长成使得掩埋层31的上表面不突出到台面24的上表面上方。例如，调整生长时间和原料气体的流速，并且当掩埋层31的至少一部分的厚度变得大约等于台面24的高度时停止生长。生长后的掩埋层31的上表面随着距台面24距离增加而向下倾斜。

如图3b所示，去除掩膜50，并且然后形成掩膜52。掩膜52的宽度w3例如为4.0μm，并且大于掩膜50的宽度w2。掩膜52由例如sio2形成，并且覆盖掩埋层31的部分和台面24。如图3c所示，掩埋层32(第二掩埋层)通过例如mocvd法外延生长。掩埋层32堆叠在从掩埋层31的掩膜52暴露的表面上。掩埋层31和掩埋层32形成掩埋层30。

在掩埋层30中，掩埋层32因为被掩膜52覆盖而被未堆叠在其上的部分是区域33。在掩埋层30中，掩埋层32堆叠成使得掩埋层30的高度等于或大于台面24的高度的部分是区域35。区域33和区域35之间的部分是区域34。区域34由(111)b面形成。

如图4a所示，绝缘膜26通过例如cvd法形成在掩埋层30和台面24上。绝缘膜26覆盖台面24的上表面和掩埋层30的区域33至35。通过蚀刻等在绝缘膜26中设置使台面24暴露的开口26a。开口26a的端部被定位在区域33中。此后，欧姆电极40通过例如真空蒸发法跨台面24的上表面和掩埋层30的区域33至35形成，并且经受热处理以使欧姆电极40与台面24欧姆接触。

如图4b所示，布线层42通过例如镀覆形成在欧姆电极40的表面上。布线层42具有比欧姆电极40更大的宽度，并且跨台面24和区域33至35被设置。如图4c所示，衬底10用例如研磨机变薄。电极44形成在基板10的底表面上。通过上述过程，组装光学半导体器件100。

(比较示例)

图5a至图5c是示出根据比较示例的组装光学半导体器件的方法的截面视图。如图5a所示，设置掩膜50，并且形成具有与掩膜50相同宽度的台面24。如图5b所示，掩埋层36在台面24的两侧外延生长。在第一实施例中，掩埋层30以两个步骤生长：掩埋层31的生长和掩埋层32的生长。相反，掩埋层36以一个步骤生长。为了减小寄生电容，掩埋层36被制成足够厚。掩埋层36的位于远离台面24的部分的厚度t3等于或大于台面24的高度h1，并且与台面24相邻的部分的厚度大于台面24的高度h1。也就是说，掩埋层36在台面24的两侧处突出到台面24上方。掩埋层36具有倾斜表面，该倾斜表面在到外部的方向上在距台面24更远的距离处升高。

如图5c所示，形成绝缘膜26，并且在台面24上方设置开口26b。开口26b的端部被定位在掩埋层36的倾斜表面中。此后，通过真空蒸发法等形成欧姆电极40。由于掩埋层36在台面24的两侧处升起，欧姆电极40在掩埋层36的倾斜表面上变薄。特别地，欧姆电极40在开口26b的端部附近变薄，并且可能破裂。

在第一实施例中，台面24的两侧的掩埋层30具有区域33至35，绝缘膜26被设置在掩埋层30上，并且电极43被设置在台面24、掩埋层30和绝缘膜26上。邻近台面24的区域33的上表面被定位在与台面24的上表面的高度相同或更低的高度处，并且在距台面24更远的距离处降低。从台面24到区域33，电极43不太可能薄，并且因此，抑制了破裂。

另一方面，区域35的上表面的至少一部分被定位为高于台面24的上表面。由于掩埋层30具有足够的厚度，寄生电容减小。整个区域35可以比台面24更厚，或者区域35的一部分可以比台面24更厚，并且区域35的另一部分可以具有与台面24大致相同的厚度。

掩埋层30的区域34被定位在区域33和区域35之间，并且区域34的上表面在到区域35的方向上距区域33的更远的距离处升高。因此，在掩埋层30的上表面上不太可能形成陡峭的不平坦，并且上表面上的不平坦变得平缓。因此，抑制了电极43的破裂。

具体而言，如图3a至图3c所示，设置了掩膜50，形成台面24，并且在台面24的两侧生长掩埋层31。此后，在台面24和掩埋层31上设置比掩膜50更宽的掩膜52，并且掩埋层32在掩埋层31上生长。掩埋层31和32形成掩埋层30。被掩埋层31的掩膜52覆盖的部分将是区域33。区域34和35形成在从掩膜52暴露的部分中。

电极43跨台面24和区域33至35延伸。具体而言，欧姆电极40跨台面24和区域33至35延伸，并且布线层42覆盖欧姆电极40。抑制了比布线层42更薄的欧姆电极40的破裂。

绝缘膜26具有使台面24暴露的开口26a。当开口26a被制成宽的时，欧姆电极40和掩埋层30之间的接触面积变大。掩埋层30的劣化由于通电而进行。因此，开口26a被制成窄的，但是被制成比台面24更宽。在第一实施例中，开口26a的端部被定位在区域33中。因此，开口26a的宽度等于或大于台面24的宽度，并且等于或小于台面24和区域33的总宽度。由于可以使开口26a窄，所以掩埋层30不太可能劣化，并且提高了光学半导体器件100的可靠性。此外，电极43在开口26a的端部中不太可能薄，并且因此，抑制了电极43的破裂。由于区域33中的绝缘膜26的上表面被定位为低于台面24的上表面，所以抑制了电极43的破裂。

为了减小寄生电容，掩埋层30由半绝缘inp形成。当掩埋层30是厚的时，(111)b面出现在台面24的两侧处，并且掩埋层30向上升起。在掩埋层30中区域33被制成比区域35更薄，以抑制(111)b面的出现。这种结构使得区域33不太可能突出到台面24上方，并且抑制电极43的破裂。

虽然已经详细描述了本发明的实施例，但是应当理解的是，在不脱离本发明的精神和范围的情况下，可以对其进行各种改变、替换和变更。