超陡亚阈值摆幅器件及其制备方法与流程

[0001]
本发明涉及半导体制造技术领域，具体的，本发明涉及超陡亚阈值摆幅器件及其制备方法。


背景技术：

[0002]
当前，大规模集成电路技术已经发展到16nm技术节点及以下，硅基集成电路在工作速度、集成度、可靠性等方面受到了一系列物理和工艺技术问题的限制。其中一个主要的问题是集成电路中静态功耗的迅猛上升，已成为影响金属氧化物半导体场效应晶体管(mosfet)器件不断缩小(scaling down)最主要的阻碍因素。同时，现代集成电路中晶体管的数量已达到数十亿计，因此，mosfet静态功耗对电路整体特性的影响是相当巨大的，随着工艺节点的不断演进，静态功耗超越动态功耗这一矛盾越来越突出，对芯片的散热要求越来越苛刻。
[0003]
mosfet器件的开态电流(i
on
)和关态电流(i
off
)分别如式(1)和(2)所示，其中μ
eff
为载流子迁移率，c
ox
为界面氧化层电容，v
dd
为电源电压，v
t
为阈值电压，i
t
为阈值电流(在mosfet中i
t
通常为10-7
a/μm)，ss为亚阈值摆幅(subthreshold swing，ss)。根据等电场缩小原则，当mosfet器件特征尺寸缩小时v
dd
也随之减小，同时v
t
也必须减小以保证器件i
on
不变。所以，下降的v
t
造成了i
off
的显著上升，这就是mosfet器件特征尺寸不断缩小时，其静态功耗上升的主要原因。
[0004][0005][0006]
解决这一矛盾的一个有效方法就是降低器件的ss。如式(3)所示，通常场效应晶体管的亚阈值摆幅ss定义为当器件处于亚阈值区时，源漏电流(i
ds
)变化一个数量级对应的栅源电压(v
gs
)的变化量。
[0007][0008]
由于沟道电容和栅介质电容的影响，室温下mosfet器件的ss一般都会大于60mv/decade，其典型值为62～100mv/decade。但是，mosfet器件的ss数值主要是由其漂移-扩散工作机理决定的，无法突破室温下60mv/decade的物理极限，所以，必须寻找具有新工作机理的晶体管器件才有可能克服这一困难。目前，所谓超陡亚阈值摆幅器件(steep slope devices)，即室温下ss小于60mv/decade的器件，主要包括纳米机电场效应晶体管(nem-fet)、负电容场效应晶体管(nc-fet)、隧穿场效应晶体管(tfet)和碰撞电离场效应晶体管(i-mosfet)等等。特别是，由于隧穿场效应晶体管具有较低的功耗、高开关电流比、较高的工作速度等特性，可以克服mosfet在纳米尺度下遇到的一系列问题，引起了人们广泛的关
注。
[0009]
然而，目前超陡亚阈值摆幅器件的材料、器件结构、制备方法及其性能仍有待改进。


技术实现要素：

[0010]
本发明是基于发明人对以下事实和问题的发现和认识作出的：
[0011]
具有垂直线隧穿结构(vertical line tunneling)的隧穿场效应晶体管，是当前被人们广泛关注的超陡亚阈值摆幅器件之一，其典型的器件结构如图1所示。随着应用需求的不断提高，新的集成电路技术亟需更高性能、更低功耗的超陡亚阈值摆幅器件。然而，发明人发现在传统垂直线隧穿场效应晶体管中，参考图1，源区120与口袋(pocket)区130之间形成的p-n结，其结区不够窄，而隧穿效率不高，同时，由于器件制备过程中还会引入各种缺陷，从而导致室温下陷阱辅助隧穿电流(trap assisted tunneling)较为显著，使得垂直线隧穿场效应晶体管中的电流成分复杂，进而未能达到理想的亚阈值特性。
[0012]
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明提出一种新型超陡亚阈值摆幅器件及其形成方法，该新型超陡亚阈值摆幅器件结构参考图2，栅堆叠结构包含至少一层铁电介质薄膜410；由于铁电薄膜的吉布斯自由能在两个极化态之间存在曲率为负的区域，在该区域中铁电薄膜的微分电容值为负值，因此铁电薄膜向栅堆叠中引入了负电容效应，使得含有至少一层铁电薄膜的栅堆叠结构的电容反而高于不含有栅堆叠的电容，提升了晶体管的栅控能力，提高了对器件沟道能带和隧穿结电场的调控能力，进而进一步降低其亚阈值摆幅。所以，本发明提出的新型超陡亚阈值摆幅器件，将垂直线隧穿机制和负电容效应有机的融合在一起，不仅增强了带到带隧穿(band-to-band tunneling)几率，而且扩大了有效的隧穿面积，因此，本发明提出的新型超陡亚阈值摆幅器件具有关态电流小、开态电流大、驱动电压低、亚阈值摆幅在较宽的驱动电流范围内基本保持不变等优势，而且该器件的材料体系、制备工艺和主流的硅基mosfet器件制备工艺相兼容。
[0013]
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
[0014]
本发明的上述的方面结合下面附图对实施例的描述进行解释，其中：
[0015]
图1是传统垂直线隧穿场效应晶体管的截面结构示意图；
[0016]
图2是本发明一个实施例的超陡亚阈值摆幅器件的截面结构示意图；
[0017]
图3是本发明另一个实施例的超陡亚阈值摆幅器件的截面结构示意图；
[0018]
图4是本发明另一个实施例的超陡亚阈值摆幅器件的截面结构示意图；
[0019]
图5是本发明一个实施例的铁电材料的电荷-电压曲线图；
[0020]
图6是本发明一个实施例的不同铁电层厚度的nc-tfet的转移特性曲线；
[0021]
图7是本发明一个实施例的不同铁电层厚度的ss随漏极电流变化曲线；
[0022]
图8是本发明一个实施例的包括两层(a)或多层(b)铁电介质薄膜的栅堆叠结构，从栅极到沟道的等效电路示意图；
[0023]
图9是本发明一个实施例的含有两层及两层以上铁电介质薄膜的栅堆叠结构，总电容值c
fe,eff
与c
mos
随栅极电荷的变化关系示意图；
[0024]
图10是本发明一个实施例的制备超陡亚阈值摆幅器件的方法中各步骤器件的截面结构示意图。
[0025]
附图标记
[0026]
100
ꢀꢀ
衬底
[0027]
110
ꢀꢀ
阱区
[0028]
120
ꢀꢀ
源区
[0029]
130
ꢀꢀ
口袋区
[0030]
140
ꢀꢀ
漏区
[0031]
200
ꢀꢀ
绝缘介质层
[0032]
300
ꢀꢀ
界面氧化层
[0033]
410
ꢀꢀ
铁电介质薄膜
[0034]
420
ꢀꢀ
金属层
[0035]
500
ꢀꢀ
栅极
具体实施方式
[0036]
下面详细描述本发明的实施例，本技术领域人员会理解，下面实施例旨在用于解释本发明，而不应视为对本发明的限制。除非特别说明，在下面实施例中没有明确描述具体技术或条件的，本领域技术人员可以按照本领域内的常用的技术或条件或按照器件说明书进行。
[0037]
在本发明的一个方面，本发明提出了一种超陡亚阈值摆幅器件。
[0038]
根据本发明的实施例，参考图2，超陡亚阈值摆幅器件包括衬底、绝缘介质层200、界面氧化层300、栅堆叠结构和栅极500；其中，衬底包括阱区110、源区120、口袋区130和漏区140，其中，源区120和漏区140分别设置在阱区110的一侧，口袋区130设置在源区120内，且靠近漏区140的一侧；绝缘介质层200覆盖源区120和漏区130；界面氧化层300覆盖口袋区130和阱区110；栅堆叠结构覆盖界面氧化层300，且栅堆叠结构包括至少一层铁电介质薄膜410；而栅极500设置在栅堆叠结构远离界面氧化层300的表面；所述源区和所述漏区的掺杂类型相反，所述口袋区与所述源区的掺杂类型相反。需要说明的是，本文中的“多个”具体是指两个或两个以上，而图2中仅画出3层铁电介质薄膜410作为示例。
[0039]
根据本发明的实施例，衬底100可以由单晶硅(si)、非晶硅(a-si)、非晶锗硅(a-sige)、多晶硅(poly-si)、多晶锗硅(poly-sige)、氧化锌(zno)、非晶铟镓氧化锌(a-ingazno)、各种有机物(例如并五苯)、iii-v族化合物半导体(譬如ingaas/gaas、algan/gan等)、以及二维材料(例如石墨烯、二硫化钼、二硒化钨、黑磷等)。在本发明的一些实施例中，栅堆叠结构可以只包括一层铁电介质薄膜410。
[0040]
具体的，隧穿场效应晶体管的工作原理，可以参考图2，假设p型重掺杂的源区120和n型重掺杂的漏区140之间的区域为弱p型掺杂的阱区110，当器件从关态到开态，即对栅极500施加正电压时，p型重掺杂的源区120向n型重掺杂的口袋(pocket)区130发生带到带隧穿，载流子的隧穿方向垂直于栅介质与衬底形成的平面，故而通常称这种现象为垂直线
隧穿。同时，弱p型掺杂的阱区110经历全耗尽、弱反型和强反型；假如此时阱区为弱n型掺杂，当栅上施加正电压时，阱区则经历全耗尽、弱积累和强积累状态。
[0041]
但是，由于铁电介质电容c
fe
以及其下方的金属-氧化物-半导体(mos)晶体管的电容c
mos
，均随栅极电压或栅极电荷的改变而呈较强的非线性变化。需要注意的是，当铁电介质与半导体沟道之间存在绝缘介质层(interface dielectric)时，通常用c
in
和c
s
分别表示普通绝缘介质层和半导体沟道电容，此时，c
mos
为mos结构的总电容，即c
in
与c
s
的串联，则c
mos-1
＝c
in-1
+c
s-1
；而c
eq
为总的栅介质层等效电容，即c
fe
与c
in
的串联，c
eq-1
＝c
fe-1
+c
in-1
。当铁电介质与半导体沟道之间不存在绝缘介质层时，c
eq
为总的铁电栅介质层等效电容，即c
eq
＝c
fe
。
[0042]
所以，新型超陡亚阈值摆幅器件的亚阈值摆幅(ss)可以写为：
[0043][0044]
式(4)中，v
ge
为栅源电压，i
ds
为器件的漏-源电流，为表面势。n是传输因子，反映的是沟道载流子的输运机理。由于传统mosfet器件是基于漂移-扩散机制，n为2.3k
b
t/q，其中t是温度，k
b
是玻尔兹曼常数，q是基本电子电荷量；而对于常规的tfet器件，n＜2.3k
b
t/q。m是体因子，对于传统基于常规栅介质(比如sio2，sion、hfon等)的mosfet和tfet，由于c
s
和c
eq
都是正值，所以m总大于1，尽管能非常接近1(比如采用超薄体soi技术)。
[0045]
其中，铁电介质电容(c
fe
)为微分电容，定义为：dq
f
/dv
f
，可从铁电材料的物态方程：landau-khalatnikov方程得到，
[0046][0047][0048]
式(5)和(6)中，a3、h0和c
o
是依赖具体铁电材料的参数，可以由实验测量确定，它们与朗道系数α、β和γ之间的关系为：a0＝2αt
f
、b0＝4βt
f
和c0＝6γt
f
，其中t
f
是铁电材料厚度。对于常见的钽酸锶铋(sbt)铁电材料，室温下朗道系数为α＝-1.3
×
108m/f、β＝1.3
×
10
10
m5/f/coul2和γ＝0m9/f/coul4。
[0049]
进一步地，根据方程(6)计算的sbt铁电材料室温下的q
f-v
f
曲线，可以参考图5。从图5可看出，“s”型虚线存在两个稳态与一个亚稳态，其中，两个稳态在实验中经常导致电滞回线，如图中的点线所示。对于孤立状态下的铁电电容器，中间的亚稳态(比如ac段)是不稳定的，此时c
fe
＜0，当其满足c
eq
＝(c
in1
+c
fe1
)1＜0，即-c
fe
＜c
in
时，根据方程(4)，m因子小于1，亚阈值的摆幅ss值小于即室温下ss值远小于60mv/decade。然而，通过给铁电介质电容串联一个常规的正电容，比如绝缘层介质电容或/和半导体沟道电容，此时的晶体管栅极总电容c
g
满足若c
g
在栅压变化过程中出现负值，即c
mos
＞-c
fe
，则其类似于铁电电容存在两个极化态，晶体管的转移特性将出现滞回窗
口；若c
g
在栅压变化过程中始终为正值，即c
mos
＜-c
fe
，则整个系统的吉布斯自由能在这个“亚稳态”区域上为凹函数，这时“亚稳态”就会变成稳态，故其转移特性曲线(i
ds-v
gs
)不会出现滞回窗口。综上可知，对于仅包括一层铁电介质薄膜的新型超陡亚阈值摆幅器件而言，它具有低于60mv/decade的亚阈值摆幅且不出现滞回窗口的电容匹配条件为c
mos
＜c
fe
。
[0050]
对于仅包括一层铁电介质薄膜的新型超陡亚阈值摆幅器件而言，为了让在其栅堆叠引入的负电容效应有效地作用于亚阈值区，c
fe
最好与c
mos
在亚阈值区域(tfet关态和开态转换区域)，电容值相匹配，即两者随栅极电荷或栅极电荷呈现出相同的趋势，并且c
mos
小于c
fe
绝对值，保证总的栅电容为正，系统稳定，不出现i
ds-v
gs
回滞现象。
[0051]
对于不同的铁电材料厚度t
f
，假设栅堆叠为w/tan/sbt/sio2结构的n型负电容隧穿场效应晶体管(nc-tfet)的转移特性曲线，可以参考图6。从图6可看出，对于给定的栅压v
gs
，开态电流(i
on
)随着l
f
的增加而增加。i
on
定义为v
gs
＝1v时的沟道电流；关态电流(i
off
)随着t
c
的增加也轻微减小，其中i
off
定义为i
fe
随栅压变化曲线上最小的电流。除此之外，亚阈值摆幅ss也随着t
f
的增加变得更小。换而言之，nc-tfet器件相对于传统的tfet(t
f
＝0nm)器件，具有更大的i
on
、更小的i
off
和更小的ss。值得注意的是，若t
f
超过某个临界值(t
fc
)，比如t
f
＝200nm，nc-tfet器件的转移特性曲线就会呈现电滞回线，如图6所示。在cmos逻辑开关应用中，电滞回线是必须要避免的。与此同时，当t
f
为25nm、50nm、75nm和100nm时，相对于传统tfet(t
f
＝0nm)器件，nc-tfet器件的开态电流分别提高了1.58、2.58、4.35和7.63倍。
[0052]
当t
f
＝0nm和t
f
＝100nm时，ss随i
ds
的变化曲线可以参考图7。从图7中可看出，当t
f
＝0nm时，该nc-tfet器件最小的ss值(ss
min
)是14.3mv/decade，平均ss值(ss
svg
)约为50.7mv/decade。当t
f
＝100nm时，器件88
min
减小到6.81mv/decade，同时ss
avg
减小到33.1mv/decade。这里，ss
avg
定义为漏极电流从10-12
μa/μm到10-6
μa/μm的ss平均值。相比于传统无负电容效应的tfet器件(t
f
＝0nm)，nc-tfet器件无疑具有更低的亚阈值摆幅。且室温下该器件的亚60mv/decade的范围也要宽些，主要原因是，铁电栅介质的负电容效应对器件沟道能带和隧穿结电场的调制效应显著增强。
[0053]
在上述的讨论中，其栅堆叠结构可以为tan/sbt/sio2，也就是仅包括一层铁电介质薄膜，由于铁电材料的极化反转特性，引入了负电容效应，栅堆叠出现负电容值，使该晶体管在室温下能够进一步减小其亚阈值值摆幅ss，实现亚阈值摆幅ss远小于60mv/decade，而且该晶体管的制备工艺和主流的薄膜晶体管制备工艺相兼容。但是，在这种情形下，一旦c
mos
工作在强反型区(假如阱区为弱p型掺杂)，将导致新型超陡亚阈值摆幅器件的转移特性曲线(i
ds-v
gs
)出现电压滞回，这种现象是不利于器件性能及其电路特性优化，所以需要更进一步的改进。
[0054]
本发明进一步提出，在栅堆叠中采用两层或两层以上的铁电介质材料，使得更加有效的控制c
fe
随栅极电压或栅极电荷变化的形状，与mos电容在更宽的电压范围或栅极电荷面密度范围进行匹配。如图8(a)所示，给出了栅堆叠含有两层不同的铁电介质材料，此时，c
fe,eff
＝c
fe1
||c
fe2
。换言之，本发明进一步提出器件p
+
源到n
+
pocket的带到带隧穿从弱变强，逐渐变为饱和(相应的，如图2所示的弱p型掺杂区从全耗尽到弱反型甚至到强反型)，在i
ds-v
gs
整个工作区间，c
fe,eff
和c
mos
相匹配。值得注意的是，为了使得两者更好的匹配，应满足c
mos
＜-c
fe，eff
＜c
in
，严格上讲，c
fe,eff
越趋近于c
mos
越好，其中，c
fe,eff
代表各层铁电介质材料(假设各层命名为fe1,fe2,
……
,fen；n＝1,2,3,
……
,n)的总的电容值，其数值等于各自
单层铁电材料的串联，即c
fe,eff
＝c
fe 1
||c
fe 2
.....||c
fen
，如图8(b)所示。实际上，由于各层铁电材料的物理参数以及工艺制备过程中的工艺容差等因素，可能会导致电容不满足匹配条件c
mos
＜-c
fe，eff
＜c
in
，c
fe
并不能严格等于c
mos
，因此，本发明提出c
fe
的绝对值最好是大于c
mos
，两者随栅极电荷的变化如图9所示。
[0055]
所以，对于本发明提出的新型超陡亚阈值摆幅器件，该超陡亚阈值摆幅器件的栅堆叠包含一层、两层或多层铁电介质薄膜，由于铁电材料的极化反转，引入了负电容效应，栅堆叠出现负的微分电容值，使该晶体管在室温下能够实现宽栅压范围或宽源-漏电流范围内亚阈值摆幅远小于60mv/decade，而且还具有关态电流小和开态电流大等优势。值得注意的是，本发明所述的栅堆叠并不包括沟道区。
[0056]
在本发明的另一些实施例中，栅堆叠结构不仅可以包括多层铁电介质薄膜410，并且，参考图2，栅极500与栅堆叠结构之间还可以设置有金属层420，且形成金属层420的材料包括氮化钛(tin)、钛(ti)、氮化钽(tan)、钛酸锶(srtio3)、钌酸锶(srruo3)、钽(ta)、钨(w)、铂(pt)、钯(pd)、钌(ru)中的至少一种。如此，在栅极500的下表面沉积一层金属，有利于提高铁电介质的铁电特性，特别是改善其晶体结构，并提高其剩余极化强度。具体的，本领域技术人员可根据实际的超陡亚阈值摆幅器件的性能相应地选择金属层420的材料。在本发明的一些实施例中，金属层420的厚度可以为1～10纳米，如此，不仅增设的栅堆叠结构不会显著增加超陡亚阈值摆幅器件的总厚度，且还可使超陡亚阈值摆幅器件的亚阈值摆幅更小。
[0057]
在一些具体示例中，形成每层铁电介质薄膜410的铁电材料种类可以不同，且参考图3，栅堆叠结构中任意相邻的两层铁电介质薄膜410之间也可以设置有一层金属层420，如此，可以解决mos电容工作在强反型或强积累区时容易导致晶体管器件的转移特性曲线(i
ds-v
gs
)电压滞回问题，从而优化器件性能及其电路特性。
[0058]
在本发明的一些实施例中，参考图2，栅极500的上表面、栅堆叠结构的上表面和绝缘介质层200的上表面都齐平，如此，可使超陡亚阈值摆幅器件的上表面平坦化。
[0059]
根据本发明的实施例，形成铁电介质薄膜410的材料为掺杂的氧化铪(hfzro)，其中，掺杂的元素包括锆(zr)、硅(si)、铝(al)、钇(y)、镧(la)和钆(gd)中的至少一种，本领域技术人员可根据实际的超陡亚阈值摆幅器件的性能进行相应地选择或调整。在本发明的一些实施例中，铁电介质薄膜410的厚度可以为3～15纳米，如此，不仅增设的栅堆叠结构不会显著增加超陡亚阈值摆幅器件的总厚度，且还可使超陡亚阈值摆幅器件的亚阈值摆幅更小。
[0060]
在一个具体示例中，超陡亚阈值摆幅器件的栅堆叠结构，参考图4，可以包括层叠设置的第一铁电介质薄膜、第二铁电介质薄膜和金属层，如此，随着工艺技术的进步，半导体沟道材料与铁电介质薄膜的界面控制越来越好，甚至可以消除界面氧化层300，从而使超陡亚阈值摆幅器件的厚度更薄且制作工艺更简化。
[0061]
综上所述，根据本发明的实施例，本发明提出了一种超陡亚阈值摆幅器件，具有关态电流小、开态电流大、驱动电压低、亚阈值摆幅在较宽的驱动电流范围内基本保持不变等优势。
[0062]
在本发明的一个方面，本发明提出了一种制备超陡亚阈值摆幅器件的方法。根据本发明的实施例，参考图10，该制备方法包括：
[0063]
s100：提供衬底，并对衬底进行p阱注入，以形成p阱区。
[0064]
在该步骤中，提供衬底100，并对衬底100进行p阱注入，以形成p阱区110。并且，该步骤的器件结构可以参考图10的(a)。
[0065]
根据本发明的实施例，衬底100可用由包括但不限于硅(si)、锗(germanium，缩写为ge)、锗硅合金(sige alloy)、锗锡合金(gesn alloy)、iii-v化合物半导体、二维材料(比如石墨烯、二硫化钼、黑磷等)，其掺杂类型可以为p型、n型或者本征，具体可以为低掺p型硅片或绝缘衬底上的硅(soi)的衬底100，然后可以在其基础上形成隔离结构，包括常规的locos、sti浅槽隔离、深槽隔离等。
[0066]
在本发明的一些实施示例中，可以利用异质结隧穿进一步增强隧穿概率和隧穿电流，在p型轻掺杂的硅衬底上，利用化学气相沉积(cvd)或分子束外延(mbe)等系统，在其上方外延p型重掺杂高锗组分锗硅合金，比如锗组分为30％～50％，厚度为10nm～30nm，掺杂浓度为1
×
10
19
～2
×
10
21
cm-3
，然后在其上方外延硅盖帽层(capping layer)，厚度约为3～5nm，形成窄带隙材料sige向宽带隙材料si隧穿，同时这层硅盖帽层容易与常规的栅介质(比如sio2、sion、hfon等)形成良好的界面。
[0067]
s200：对衬底进行p
+
源端注入，以形成重掺杂的源区。
[0068]
在该步骤中，继续对步骤中s100的衬底100继续p
+
源端注入，以形成重掺杂的源区120。并且，该步骤的器件结构可以参考图10的(b)。根据本发明的实施例，对于n型器件，形成源区120可以采用p
+
掺杂，而对于p型器件，形成源区120可以采用n
+
掺杂。
[0069]
在本发明的一些实施示例中，可以采用pecvd、lpcvd或常规氧化技术，生长一层或多层sio2、si3n4等结构，厚度通常10～30nm，形成硬掩摸，然后利用光刻技术，把不需要注入的地方用光刻胶阻挡，接着进行b或bf2等p型杂质的离子注入，注入能量和剂量根据具体元素需要设计，比如采用bf2离子注入，注入能量和剂量为40kev和2
×
10
15
cm-2
，随后采用快速热退火(rta)、尖峰(spike annealing)退火、激光退火等技术进行杂质离子激活，比如rta退火的温度和时间通常为1050℃和30s。
[0070]
在本发明的另一些实施实例中，也可以先进行p阱注入及其杂质离子推进(drive in)，注入b离子，以进行器件的开启电压调整，注入的能量和剂量为80kev和3
×
10
12
cm-2
，杂质激活可以为常规炉管退火(比如1000℃，1h)、快速退火等；随后再进行p
+
source源区注入及其杂质激活。
[0071]
s300：对部分的源区进行n
+
离子注入，以形成口袋区。
[0072]
在该步骤中，继续对步骤s200形成的源区120进行n
+
离子注入，以形成口袋区130。并且，该步骤的产品结构可以参考图10的(c)。根据本发明的实施例，对于n型器件，形成口袋区130可以采用n
+
掺杂，而对于p型器件，形成口袋区130可以采用p
+
掺杂。
[0073]
在本发明的一些实施示例中，可以采用光刻技术，把不需要注入的地方用光刻胶阻挡，为了形成超浅结，先进行预非晶注入，注入的杂质包括但不限于ge、si、ar、f等杂质，在此基础上，接着进行p或as等n型杂质的离子注入，注入能量和剂量根据具体元素需要设计，比如采用as离子注入，注入能量和剂量为20kev和4
×
10
15
cm-2
，随后采用快速热退火(rta)、尖峰退火、激光退火等技术进行杂质离子激活，比如尖峰退火的温度和时间通常为1050℃和10ms。
[0074]
s400：对衬底进行n
+
漏端注入，以形成漏区。
[0075]
在该步骤中，可以对衬底100进行n
+
漏端注入，以形成漏区140。并且，该步骤的器件结构可以参考图10的(d)。根据本发明的实施例，对于n型器件，形成漏区140可以采用n
+
掺杂，而对于p型器件，形成漏区140可以采用p
+
掺杂。
[0076]
在本发明的一些实施示例中，可以采用光刻技术，把不需要注入的地方用光刻胶阻挡，接着进行p或as等n型杂质的离子注入，注入能量和剂量根据具体元素需要设计，比如采用as离子注入，注入能量和剂量为40kev和4
×
10
15
cm-2
，随后采用快速热退火(rta)、尖峰退火等技术进行杂质离子激活，比如尖峰退火的温度和时间通常为1050℃和10ms。
[0077]
s500：在源区和漏区的上表面形成绝缘介质层。
[0078]
在该步骤中，继续在步骤s100形成的源区120和漏区140的上表面，都形成绝缘介质层200。并且，该步骤的器件结构可以参考图10的(f)。
[0079]
在本发明的一些实施示例中，步骤s500可以包括：s510在口袋区140和p阱区110的上表面依次形成假栅氧化层210和假栅金属层220；s520在源区120和漏区140的上表面沉积绝缘介质层200；s530将假栅氧化层210和假栅金属层220去除。具体的，可以在步骤s400基础上，进行全腐蚀，把先前形成的sio2、si3n4等硬掩摸去除干净，然后形成假栅结构，包括假栅氧化层210和假栅金属层220，通常采用低压化学气相沉积(lpcvd)或低温氧化方法形成假栅介质，采用lpcvd方法形成多晶硅假栅金属；在此基础上，淀积侧墙和绝缘介质(insulator dielectric)si3n4等，并利用化学机械抛光cmp等工艺对整个结构进行平坦化，最后，利用反应离子刻蚀或湿法刻蚀等技术，将形成的假栅结构，包括假栅金属层和假栅氧化层去除，并进行真正栅介质生长前的清洗。
[0080]
s600：在口袋区和p阱区的上表面形成界面氧化层、栅堆叠结构和栅极。
[0081]
在该步骤中，在口袋区140和p阱区110的上表面形成界面氧化层300、栅堆叠结构和栅极500，其中，栅堆叠结构包括至少一层铁电介质薄膜410。并且，该步骤的器件结构可以参考图10的(h)。
[0082]
在本发明的一些实施示例中，步骤s600可以包括：s610依次沉积栅氧化材料层310、至少一层铁电介质材料薄膜411和栅极材料层510，参考图10的(g)；s620对栅氧化材料层310、至少一层铁电介质材料薄膜411和栅极材料层510进行平坦化处理，以形成界面氧化层300、栅堆叠结构和栅极500。
[0083]
具体的，可以先使用ald生长厚度为0.1nm-3nm的al2o3介质薄膜，生长温度为200-400℃，al元素的前驱体与氧化剂分别为三甲基铝(trimethylaluminum，al(ch3)3，tma)和去离子水，该介质薄膜有利于改善后续生长的铁电氧化铪薄膜与半导体沟道薄膜的界面，在本实施示例中，采用al2o3介质与si沟道形成的界面较好。在特殊情形下，如果工艺控制更加精良，该界面层可以消除。
[0084]
继续使用ald或者pvd在前述步骤的基础上，生长0.5nm至10nm厚的tin或tan等金属薄膜，然后生长第一种铁电介质薄膜1(ferroelectric material 1)，比如厚度为0.5nm至15nm锆掺杂的氧化铪(简称其为hfzro)铁电介质薄膜，铪锆元素比约为1:1；然后再生长0.5nm至10nm厚的tin或tan等金属薄膜，再生长第二种铁电介质薄膜2(ferroelectric material 2)，比如厚度为0.5nm至15nm hflao铁电介质薄膜，铪镧元素比约为7:3；再利用ald或pvd生长第三层tin或者tan、tialc等金属薄膜，然后再生长填充w金属等。其中，hfzro等铁电介质薄膜的ald生长，一般使用四(甲乙胺基)铪和四(甲乙胺基)锆分别作为hf和zr
元素的前驱体源，使用去离子水或者臭氧(o3)作为氧化剂源，生长方法为hfo2和zro2薄膜交替生长，其中hfo2和zro2沉积循环比设定为5:5，这样获得的hfzro铁电介质薄膜中铪锆元素比约为1:1，生长温度为200-350
°
c；此外，可以改变hfo2和zro2沉积循环比，即改变铪锆元素比来调节hfzro铁电介质薄膜的铁电特性，比如循环比变为3:7、6:4、7:3、8:2等方法。另外，氧化铪薄膜中掺杂的杂质元素包括但不限定于锆(zr)、硅(si)、铝(al)、镧(la)、钆(gd)等元素。随后，将样品置于n2气体环境中进行温度为500℃、时间30s的快速热退火处理(室温升温时间30s，自然冷却时间15分钟)，该退火有助于改善铁电氧化铪薄膜的晶体结构，使得非中心对称的正交(orthogonal，o)晶系在其所有晶系中所占的比重更大，这一单步退火工艺也可以和后续源、漏区金属化forming gas退火工艺相结合。因为氧化铪薄膜中除了正交晶系外，其常见的晶系为具有中心对称空间结构的单斜(monoclinic，m)晶系与四方(tetragonal，t)晶系，这两种晶系是不具有铁电性的。值得注意的是，综合优化ald生长掺杂氧化铪薄膜的生长温度及其后续的退化温度将有利于提高其铁电特性。此外，铁电栅介质不限定于铁电氧化铪体系，亦可以为常规的batio3、srbi2ta2o9、pb(zr
x
,ti
1-x
)o3(0<x<1)、pb
y
sr
1-y
tio3(0<y<1)、pvdf(trfe)等铁电材料，制备方法包括溶胶凝胶法(sol-gel)、磁控溅射(magnetic sputtering)、金属氧化物气相沉积法(mocvd)、脉冲激光沉积法(pld)等方法制备。
[0085]
最后，利用平坦化工艺比如化学机械抛光(cmp)去除多余的结构，形成的结构如图10(h)所，然后，依次形成金属接触、sio2/si3n4钝化、互连等工艺步骤，至此完成了后栅gate last工艺，器件制备完毕，可以进行深入的电学特性测试与结构表征等。
[0086]
综上所述，根据本发明的实施例，本发明提出了一种制备超陡亚阈值摆幅器件的方法，可以获得具有关态电流小、开态电流大、驱动电压低、亚阈值摆幅在较宽的驱动电流范围内基本保持不变优势的超陡亚阈值摆幅器件，并且，该制备方法与主流的硅基mosfet器件制备工艺相兼容。
[0087]
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
[0088]
在本发明的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
[0089]
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
[0090]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特
点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0091]
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。