功率半导体器件及其制备方法与流程

[0001]
本公开涉及半导体器件技术领域，具体涉及一种功率半导体器件及其制备方法。


背景技术：

[0002]
功率半导体器件，如金属氧化物半导体场效应管(metal-oxide-semiconductor field-effect transistor，mosfet)，在开关应用中，电感负载和寄生电感有意或者无意的未被箝位，功率器件由导通状态到瞬间关断时，在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，由于mosfet漏极电流的突变，电感产生很大的感应电动势叠加在电源电压上，促使功率器件承受很大的电压，处于雪崩状态且流过很大的电流，导致很大的功率损耗，一旦释放的能量超过mosfet器件承受的极限，将导致器件失效，进而使得整个电路乃至系统的瘫痪。
[0003]
非箝位感性负载下的开关过程(unclamped inductive switching，uis)通常被认为是功率器件在系统应用中所能遭遇的最极端电应力情况。在实际应用中常常需要设计复杂的抑制和过压保护电路，导致系统成本的增加。一般而言，需要器件具备一定的感性能量承受能力。功率器件的雪崩鲁棒性是根据可以在器件中耗散而不会造成毁灭性破坏的雪崩能量来评估的。
[0004]
mosfet器件在非箝位感性负载下的开关过程(unclamped inductive switching，uis)失效模式主要有两种：一种是功率mosfet的寄生双极结型晶体管(bipolar junction transistor，bjt)导通损坏，另一种是热损坏。寄生bjt导通损坏是指当反向大电流流过器件基区时，会使得基区温度升高，而基区电阻为正温度特性，从而降落在基区的压降增大，如果该压降增大至接近寄生bjt的基区和发射极之间的自建电势，导致寄生bjt开启。开启的bjt会进一步的放大流过基区的大电流，进而使结温升高，形成一个正反馈，最后导致器件过热而失效。对于正向电压在0.7左右的si p-n结来说，这将导致灾难性的热失控。sic p-n结的正向电压有更高的值(2-3v)，且对温度的依赖性较小。在雪崩期间，器件可能会因固有的热限制而失效。当热产生载流子的数量与背景掺杂浓度相等时，这个限制就达到了。理论上，sic具有比si高得多的本征热极限，这是因为sic具有较低的本征载流子浓度和较宽的带隙。因此，sic mosfet应该比si器件具有更高的热稳定性。然而，sic mosfet比si mosfet具有更高的电流密度，这可以抵消材料的热效应。因此，当器件某薄弱部分的结温升高到器件材料所允许的最大值时过热而失效。
[0005]
而传统的功率半导体器件的结果如图1所示，包括衬底101、外延层102、漏极金属层103、有源区110、过渡区120和终端区130，其中，有源区110包括阱区111、源区112、短路区113、栅极绝缘层114、栅极115、层间介质层116和第一源极金属层117，过渡区120包括掺杂区121、第二源极金属层122和层间介质层123，终端区130包括场限环131和层间介质层132。如图2所示，当器件的雪崩击穿点在终端区时，由于终端区电位浮空，没有通过电极引出，雪崩击穿电流必须从击穿点开始流经很长的距离才能到达源极，造成终端区局部温度过高，不利于提高器件的雪崩耐量。如图3所示，当击穿点在有源区处时，雪崩电流通过有源区的
源极接触泄放，电流泄放通路较宽；但是，雪崩电流流经有源区时，有可能流经寄生npn晶体管基区，造成寄生npn三极管开启，且电流泄放路径较长，同样影响器件的雪崩耐量。


技术实现要素：

[0006]
针对上述问题，本公开提供了一种功率半导体器件及其制备方法，解决了现有技术中功率半导体器件雪崩电流泄放通路流经寄生npn晶体管基区且路径较长影响器件的雪崩耐量的技术问题。
[0007]
第一方面，本公开提供一种功率半导体器件，包括第一导电类型衬底和位于所述衬底上方的第一导电类型外延层，以及设置于所述外延层上的有源区、终端区和位于所述有源区与所述终端区之间的过渡区；
[0008]
所述有源区包括若干间隔设置于所述外延层表面内的沟槽、若干间隔设置于所述外延层表面内且分别围绕所述沟槽的第二导电类型阱区、位于所述阱区表面内且设置于所述沟槽两侧的第一导电类型源区、位于所述阱区内且设置于所述沟槽下方的第二导电类型短路区、设置于相邻两个所述阱区之间且与所述阱区和所述源区接触的栅结构，以及设置在所述栅结构上方和所述沟槽中且同时与所述源区和所述短路区形成欧姆接触的第一源极金属层；
[0009]
其中，所述阱区底部于所述沟槽的对应位置设置有凹陷结构，所述栅结构与所述第一源极金属层之间通过层间介质层隔离。
[0010]
根据本公开的实施例，优选地，所述沟槽的深度为0.2至0.5μm。
[0011]
根据本公开的实施例，优选地，所述栅结构包括位于所述外延层上方并同时与所述源区、所述阱区和所述外延层的表面接触的栅极绝缘层，以及位于所述栅极绝缘层上方的栅极。
[0012]
根据本公开的实施例，优选地，所述过渡区包括设置于所述外延层表面内的第二导电类型掺杂区和位于所述掺杂区上方且与所述掺杂区形成欧姆接触的第二源极金属层；
[0013]
其中，所述第二源极金属层与所述第一源极金属层接触。
[0014]
根据本公开的实施例，优选地，所述终端区包括若干间隔设置于所述外延层表面内的第二导电类型场限环。
[0015]
根据本公开的实施例，优选地，还包括：
[0016]
位于所述衬底下方并与所述衬底形成电连接的漏极金属层。
[0017]
第二方面，本公开提供一种功率半导体器件的制备方法，包括：
[0018]
提供第一导电类型衬底；
[0019]
在所述衬底上方形成第一导电类型外延层；
[0020]
在所述外延层表面内形成若干间隔设置的沟槽；
[0021]
在所述外延层表面内形成若干间隔设置且分别围绕所述沟槽的第二导电类型阱区，以形成有源区，并在所述外延层表面内于未形成所述阱区的区域内形成终端区和位于所述有源区与所述终端区之间的过渡区；其中，所述阱区底部于所述沟槽的对应位置设置有凹陷结构；
[0022]
在所述阱区表面内于所述沟槽两侧形成第一导电类型源区；
[0023]
在所述阱区内于所述沟槽下方形成第二导电类型短路区；
[0024]
在相邻两个所述阱区之间形成与所述阱区和所述源区接触的栅结构；
[0025]
在所述栅结构上方和所述沟槽中形成同时与所述源区和所述短路区形成欧姆接触的第一源极金属层；其中，所述栅结构与所述第一源极金属层之间通过层间介质层隔离。
[0026]
根据本公开的实施例，优选地，在所述外延层表面内形成若干间隔设置且分别围绕所述沟槽的第二导电类型阱区，以形成有源区，并在所述外延层表面内于未形成所述阱区的区域内形成终端区和位于所述有源区与所述终端区之间的过渡区，包括以下步骤：
[0027]
在所述外延层上方形成光刻胶掩膜层，并对所述光刻胶掩膜层进行图案化处理，以在所述光刻胶掩膜层上于所述沟槽的对应位置处形成第一离子注入窗口，并在所述光刻胶掩膜层上于未形成所述第一离子注入窗口的区域形成第二离子注入窗口和第三离子注入窗口；
[0028]
通过所述第一离子注入窗口、所述第二离子注入窗口和所述第三离子注入窗口，注入第二导电类型高能离子到所述外延层表面内，以在所述外延层表面内于所述第一离子注入窗口、所述第二离子注入窗口和所述第三离子注入窗口对应位置处分别形成第二导电类型阱区、第二导电类型掺杂区和第二导电类型场限环，从而分别形成有源区、过渡区和终端区；
[0029]
其中，所述阱区围绕于所述沟槽。
[0030]
根据本公开的实施例，优选地，在相邻两个所述阱区之间形成与所述阱区和所述源区接触的栅结构，包括以下步骤：
[0031]
在所述外延层上方于相邻两个所述阱区之间形成同时与所述源区、所述阱区和所述外延层的表面接触的栅极绝缘层；
[0032]
在所述栅极绝缘层上方形成栅极。
[0033]
根据本公开的实施例，优选地，在所述栅结构上方和所述沟槽中形成同时与所述源区和所述短路区形成欧姆接触的第一源极金属层，包括以下步骤：
[0034]
在所述栅结构上方和所述沟槽中形成同时与所述源区和所述短路区欧姆接触的第一源极金属层，并在所述掺杂区上方形成与所述掺杂区欧姆接触的第二源极金属层。
[0035]
采用上述技术方案，至少能够达到如下技术效果：
[0036]
本公开提供一种功率半导体器件及其制备方法，所述功率半导体器件的有源区包括若干间隔设置于所述外延层表面内的沟槽、若干间隔设置于所述外延层表面内且分别围绕所述沟槽的第二导电类型阱区、位于所述阱区表面内且设置于所述沟槽两侧的第一导电类型源区、位于所述阱区内且设置于所述沟槽下方的第二导电类型短路区、设置于相邻两个所述阱区之间且与所述阱区和所述源区接触的栅结构，以及设置在所述栅结构上方和所述沟槽中且同时与所述源区和所述短路区形成欧姆接触的第一源极金属层；其中，所述阱区底部于所述沟槽的对应位置设置有凹陷结构。这种结构使得雪崩击穿位置由终端区转移至面积更大的有源区，增加了散热面积，且雪崩电流路径避开了寄生npn晶体管基区，缩短了雪崩电流路径，减少了热量的产生，提高了雪崩耐量。
附图说明
[0037]
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
[0038]
图1是传统的功率半导体器件的剖面结构示意图；
[0039]
图2是传统的功率半导体器件的终端区雪崩电流路径a的仿真结果示意图；
[0040]
图3是传统的功率半导体器件的有源区雪崩电流路径b的仿真结果示意图；
[0041]
图4是本公开一示例性实施例示出的一种功率半导体器件的剖面结构示意图；
[0042]
图5是本公开一示例性实施例示出的一种功率半导体器件的雪崩电流路径c的仿真结果示意图；
[0043]
图6是本公开一示例性实施例示出的一种功率半导体器件的元胞结构的制备方法流程示意图；
[0044]
图7-12是本公开一示例性实施例示出的一种功率半导体器件的元胞结构的制备方法的相关步骤形成的剖面结构示意图；
[0045]
在附图中，相同的部件使用相同的附图标记，附图并未按照实际的比例绘制。
具体实施方式
[0046]
以下将结合附图及实施例来详细说明本公开的实施方式，借此对本公开如何应用技术手段来解决技术问题，并达到相应技术效果的实现过程能充分理解并据以实施。本公开实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本公开的保护范围之内。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0047]
应理解，尽管可使用术语“第一”、“第二”、“第三”等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0048]
应理解，空间关系术语例如“在...上方”、位于...上方”、“在...下方”、“位于...下方”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下方”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下方”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0049]
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0050]
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制备技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制备导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度
梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。
[0051]
为了彻底理解本公开，将在下列的描述中提出详细的结构以及步骤，以便阐释本公开提出的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
[0052]
实施例一
[0053]
如图4所示，本公开实施例提供一种功率半导体器件200，包括衬底201、外延层202、漏极金属层203、有源区210、过渡区220和终端区230。
[0054]
示例性地，衬底201为第一导电类型的碳化硅衬底或硅衬底。衬底201的电阻率为0.01至0.03ω
·
cm，厚度为200至400μm。
[0055]
外延层202为第一导电类型的外延层，位于衬底201上方。外延层202的离子掺杂浓度为5e14至5e16cm-3
。根据器件耐压能力不同，调整外延层202的掺杂浓度和厚度。
[0056]
漏极金属层203位于衬底201下方，与衬底201形成欧姆接触。
[0057]
有源区210、过渡区220和终端区230均设置于外延层202上，过渡区220位于有源区210和终端区230之间。
[0058]
有源区210包括沟槽(图中未标注)、阱区211、源区212、短路区213、栅结构、层间介质层216和第一源极金属层217。
[0059]
若干沟槽间隔设置于外延层202表面内。沟槽的深度为0.2至0.5μm。
[0060]
阱区211为第二导电类型的阱区，若干阱区211间隔设置于外延层202表面内奇恩分别围绕于沟槽，阱区211上表面与外延层202的上表面相平齐。对应的，阱区211的底部于该沟槽的对应位置设置有凹陷结构。阱区211的深度为0.6至1.5μm，阱区211的离子掺杂浓度为1e18至5e19cm-3
。
[0061]
源区212为第一导电类型的源区，位于阱区211表面内且位于沟槽两侧，源区212靠近沟槽的一端与沟槽的侧壁接触，源区212的上表面与外延层202的上表面相平齐。源区212的宽度小于阱区211的宽度，阱区211与源区212远离沟槽的一端有宽度差，用于与栅极绝缘层214之间形成沟道(图未示出)，相邻两个沟道之间的区域为jfet区(图未示出)。源区212的深度为0.2至0.5μm，离子掺杂浓度为5e18至5e20cm-3
。
[0062]
短路区213为第二导电类型的短路区，短路区213位于沟槽下方，短路区的上表面与沟槽底部相平齐。短路区213的离子掺杂浓度大于阱区211的离子掺杂浓度。短路区213的深度为0.2至0.5μm，离子掺杂浓度为5e18至5e20cm-3
。
[0063]
阱区211、源区212和短路区213的版图布局可为方形、六边形、晶格阵列等。
[0064]
栅结构设置于相邻两个阱区211之间，且与阱区211和源区212接触。栅结构包括栅极绝缘层214和栅极215。其中，栅极绝缘层214位于外延层202上方，并与源区212、阱区211和外延层202的表面同时接触，用于将栅极215与源区212、阱区211和外延层202隔离开，其中，栅极绝缘层214与阱区211之间形成沟道(图未示出)。栅极215位于栅极绝缘层214上方，栅极215为多晶硅栅极。
[0065]
由此可见，本实施例中的功率半导体器件200可以是(但不限于)平面栅结构的功率半导体器件。
[0066]
层间介质层216覆盖于栅结构的上方及侧面(即栅极上方和侧面，以及栅极绝缘层的侧面)。
[0067]
第一源极金属层217位于栅结构上方和沟槽内，并同时与源区212和短路区213形成良好的欧姆接触。其中，第一源极金属217不能与外延层202接触。第一源极金属217可以为铝、镍等具有低接触电阻率的金属。第一源极金属217与栅极绝缘层214和栅极215(栅结构)之间通过层间介质层216隔离(图未示出)。
[0068]
过渡区220包括掺杂区221、层间介质层222和第二源极金属层223。
[0069]
掺杂区221为第二导电类型的掺杂区，位于外延层202表面内，掺杂区221的上表面与外延层202的上表面相平齐，掺杂区221的离子掺杂浓度与阱区211的离子掺杂浓度相同，掺杂区221的深度与阱区211的深度相同。
[0070]
第二源极金属层223位于外延层202上方，且与掺杂区221形成欧姆接触。第二源极金属层223与第一源极金属层217接触。第二源极金属层223可以为铝、镍等具有低接触电阻率的金属。
[0071]
过渡区220位置处，层间介质层222覆盖部分掺杂区221。
[0072]
终端区230包括若干间隔设置于外延层202内的场限环231以及位于场限环231上方的层间介质层232。场限环231为第二导电类型的掺杂区，场限环231的上表面与外延层202的上表面相平齐，场限环231的离子掺杂浓度可以与阱区211的离子掺杂浓度相同，场限环231的深度与阱区211的深度相同。
[0073]
对应地，第一导电类型和所述第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。
[0074]
如图4所示，本实施例中，由于沟槽对应位置处阱区211底部凹陷结构的存在，该凹陷阱区的深度比终端的场限环的深度更深，由于该凹陷结构更靠近漏极，当栅极电压为0或负值且漏极电压为正时，电场在该凹陷结构的拐角c点处集中，雪崩击穿先出现在c点，雪崩电流路径如图中虚线箭头所示，由c点经过凹陷结构和短路区213流出源极。雪崩击穿位置由终端区转移至面积更大的有源区，增加了散热面积。且雪崩电流路径c避开了寄生npn晶体管基区，缩短了雪崩电流路径，减少了热量的产生，提高了雪崩耐量，雪崩电流路径c的仿真结果示意图如图5所示。
[0075]
需要说明的是，本实施例中的功率半导体器件可以是平面栅结构的mosfet、平面栅结构的绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)或结势垒肖特基二极管(junction barrier schottky,jbs)。
[0076]
本实施例提供一种功率半导体器件200，所述功率半导体器件200的有源区210包括若干间隔设置于外延层202表面内的沟槽、若干间隔设置于外延层202表面内且分别围绕该沟槽的第二导电类型阱区211、位于阱区211表面内且设置于沟槽两侧的第一导电类型源区212、位于阱区211内且设置于沟槽下方的第二导电类型短路区213、设置于相邻两个阱区211之间且与阱区211和源区212接触的栅结构，以及设置在栅结构上方和沟槽中且同时与源区212和短路区213形成欧姆接触的第一源极金属层217；其中，阱区211底部于沟槽的对应位置设置有凹陷结构。这种结构使得雪崩击穿位置由终端区230转移至面积更大的有源区210，增加了散热面积，且雪崩电流路径避开了寄生npn晶体管基区，缩短了雪崩电流路径，减少了热量的产生，提高了雪崩耐量。
[0077]
实施例二
[0078]
在实施例一的基础上，本实施例提供一种功率半导体器件200的制备方法。图6是本公开实施例示出的一种功率半导体器件200的制备方法流程示意图。图7-图12是本公开实施例示出的一种功率半导体器件200的制备方法的相关步骤形成的剖面结构示意图。下面，参照图6和图7-图12来描述本公开实施例提出的功率半导体器件200的制备方法一个示例性方法的详细步骤。
[0079]
如图6所示，本实施例的功率半导体器件200的制备方法，包括如下步骤：
[0080]
步骤s101：提供第一导电类型衬底201。
[0081]
衬底201为第一导电类型的碳化硅衬底或硅衬底。衬底201的电阻率为0.01至0.03ω
·
cm，厚度为200至400μm。
[0082]
步骤s102：在衬底201上方形成第一导电类型外延层202。
[0083]
具体地，外延层202为第一导电类型的外延层，位于衬底201上方。外延层202的离子掺杂浓度为5e14至5e16cm-3
。根据器件耐压能力不同，调整外延层202的掺杂浓度和厚度。
[0084]
步骤s103：如图7所示，在外延层202表面内形成若干间隔设置的沟槽(图中未标记)。
[0085]
具体的，采用光刻工艺，通过光刻胶选择性屏蔽外延层202的部分表面，然后通过刻蚀工艺，在外延层202表面内形成若干间隔设置的沟槽。沟槽的深度为0.2至0.5μm。
[0086]
步骤s104：如图8至图9所示，在外延层202表面内形成若干间隔设置且分别围绕沟槽的第二导电类型阱区211，以形成有源区210，并在外延层202表面内于未形成阱区211的区域内形成终端区230和位于有源区210与终端区230之间的过渡区220；其中，阱区211底部于沟槽的对应位置设置有凹陷结构(图中未标注)。
[0087]
具体的，步骤s104包括以下步骤：
[0088]
s104a：如图8所示，在外延层202上方形成光刻胶掩膜层204，并对光刻胶掩膜层204进行图案化处理，以在光刻胶掩膜层204上于沟槽的对应位置处形成第一离子注入窗口(图中未标注)，并在光刻胶掩膜层上于未形成第一离子注入窗口(图中未标注)的区域形成第二离子注入窗口(图中未标注)和第三离子注入窗口(图中未标注)；
[0089]
s104b：如图9所示，通过第一离子注入窗口、第二离子注入窗口和第三离子注入窗口，注入第二导电类型高能离子到外延层202表面内，以在外延层202表面内于第一离子注入窗口、第二离子注入窗口和第三离子注入窗口对应位置处分别形成第二导电类型阱区211、第二导电类型掺杂区221和第二导电类型场限环231，从而分别形成有源区210、过渡区220和终端区230。
[0090]
阱区211、掺杂区221和场限环231是一步形成的，深度均为0.6至1.5μm，离子掺杂浓度均为1e18至5e19cm-3
。阱区211、掺杂区221和场限环231的上表面与外延层202的上表面相平齐这种方法不增加工艺步骤和光刻版。
[0091]
步骤s105：在阱区211表面内于沟槽两侧形成第一导电类型源区212。
[0092]
具体的，采用光刻工艺，通过光刻胶选择性屏蔽阱区211的部分表面、沟槽及其他未形成阱区211的外延层202的表面，然后通过离子注入工艺，注入第一导电类型高能离子到阱区211表面内，以在阱区211表面内于沟槽两侧形成第一导电类型源区212。
[0093]
源区212靠近沟槽的一端与沟槽的侧壁接触，源区212的上表面与外延层202的上
表面相平齐。源区212的宽度小于阱区211的宽度，阱区211与源区212远离沟槽的一端有宽度差，用于与栅极绝缘层214之间形成沟道(图未示出)，相邻两个沟道之间的区域为jfet区(图未示出)。源区212的深度为0.2至0.5μm，离子掺杂浓度为5e18至5e20cm-3
。
[0094]
步骤s106：如图10所示，在阱区211内于沟槽下方形成第二导电类型短路区213。
[0095]
具体的，采用光刻工艺，通过光刻胶选择性屏蔽阱区211及其他未形成阱区211的区域，只在沟槽上方形成离子注入窗口，然后通过离子注入工艺，注入第二导电类型高能离子到阱区211表面内，以在阱区211内于沟槽下方形成第二导电类型短路区213。短路区的上表面与沟槽底部相平齐。短路区213的离子掺杂浓度大于阱区211的离子掺杂浓度。短路区213的深度为0.2至0.5μm，离子掺杂浓度为5e18至5e20cm-3
。
[0096]
步骤s106之后，还包括进行高温退火工艺，以激活上述所有注入区(阱区、源区、短路区、掺杂区和场限环)的杂质。
[0097]
步骤s107：如图11所示，在相邻两个阱区211之间形成与阱区211和源区212接触的栅结构。
[0098]
具体的，步骤s107包括以下步骤：
[0099]
s107a：在外延层202上方于相邻两个阱区211之间形成同时与源区212、阱区211和外延层202的表面接触的栅极绝缘层214；
[0100]
s107b：在栅极绝缘层214上方形成栅极215。
[0101]
栅极绝缘层214与阱区211之间形成沟道(图未示出)。栅极215位于栅极绝缘层214上方，栅极215为多晶硅栅极。
[0102]
步骤s108：如图12所示，在栅结构上方和沟槽中形成同时与源区212和短路区213形成欧姆接触的第一源极金属层217；其中，栅结构与第一源极金属层217之间通过层间介质层216隔离。
[0103]
具体的，在栅结构上方和沟槽中形成同时与源区212和短路区213欧姆接触的第一源极金属层217，并在掺杂区221上方形成与掺杂区221欧姆接触的第二源极金属层222。
[0104]
第一源极金属217和第二源极金属层222可以为铝、镍等具有低接触电阻率的金属。
[0105]
其中，在形成层间介质层216的同时，在过渡区220形成层间介质层222，并在终端区形成层间介质层232.
[0106]
步骤s109：在衬底201下方形成与衬底201欧姆接触的漏极金属层203。
[0107]
具体的，采用激光退火、金属加厚、淀积工艺，形成器件背面的漏极金属层203。
[0108]
最后，在器件正面形成保护胶。
[0109]
对应地，第一导电类型和第二导电类型相反。例如，第一导电类型为n型时，第二导电类型为p型；第一导电类型为p型时，第二导电类型为n型。
[0110]
本实施例中，由于沟槽对应位置处阱区211底部凹陷结构的存在，该凹陷阱区的深度比终端的场限环的深度更深，由于该凹陷结构更靠近漏极，当栅极电压为0或负值且漏极电压为正时，电场在该凹陷结构的拐角c点处集中，雪崩击穿先出现在c点，雪崩电流路径如图中虚线箭头所示，由c点经过凹陷结构和短路区213流出源极。雪崩击穿位置由终端区230转移至面积更大的有源区210，增加了散热面积，且雪崩电流路径c避开了寄生npn晶体管基区，缩短了雪崩电流路径，减少了热量的产生，提高了雪崩耐量。
[0111]
需要说明的是，本实施例中的功率半导体器件可以是平面栅结构的mosfet、平面栅结构的igbt或jbs。
[0112]
本实施例提供一种功率半导体器件200的制备方法，功率半导体器件200的有源区210包括在外延层202表面内形成若干间隔设置的沟槽；在外延层202表面内形成若干间隔设置且分别围绕沟槽的第二导电类型阱区211，以形成有源区212，并在外延层202表面内于未形成阱区211的区域内形成终端区230和位于有源区210与终端区230之间的过渡区220；其中，阱区211底部于沟槽的对应位置设置有凹陷结构；在阱区211表面内于沟槽两侧形成第一导电类型源区212；在阱区211内于沟槽下方形成第二导电类型短路区213。这种结构使得雪崩击穿位置由终端区230转移至面积更大的有源区210，增加了散热面积，且雪崩电流路径避开了寄生npn晶体管基区，缩短了雪崩电流路径，减少了热量的产生，提高了雪崩耐量。
[0113]
以上仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。虽然本公开所公开的实施方式如上，但的内容只是为了便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属技术领域内的技术人员，在不脱离本公开所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。