高压集成器件及其制备方法与流程

本发明属于功率半导体器件，特别是涉及一种高压集成器件及其制备方法。

背景技术：

高压电子器件分为功率模组、功率分立器件和功率集成器件。相较于功率模组和功率分立器件，功率集成器件有体积小、重量轻、性能好、成本低、易于大规模生产等特点。随着各类设备（如新能源汽车、智能工业等）的高度电子化，高压集成电子器件的需求变得越来越迫切，如快速充电电源管理芯片等。

然而，目前在高压集成电子器件技术领域，一方面，普通cmos工艺与高压器件不兼容，难以简单集成，另一方面，例如，cmosbcd（bipolar-cmos-dmos，双极型-cmos-双扩散mos）工艺，高压器件通常面积较大，且会对非高压电路形成干扰的风险。

因此，提供一种高效的高压集成器件变得十分必要，可以极大促进电子设备的集成度。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一高压集成器件及其制备方法，用于解决现有技术中高压器件与低压器件难以有效集成，高压器件通常面积大，容易对非高压电路形成干扰的风险等问题。

为实现上述目的及其他相关目的，本发明提供一种高压集成器件，所述高压集成器件包括：

半导体基底，包括自下而上设置的半导体衬底、第一绝缘层、中间器件功能层、第二绝缘层以及顶层器件功能层；

低压半导体器件，集成在所述顶层器件功能层中；

第一隔离结构，位于所述低压半导体器件外端，且自所述顶层器件功能层延伸至所述中间器件功能层，所述第一隔离结构的底部不高于所述中间器件功能层的下表面；

第二隔离结构，位于所述低压半导体器件与所述第一隔离结构之间，且贯穿所述顶层器件功能层，所述第二隔离结构的底部不高于所述顶层器件功能层的下表面；以及

高压器件引出结构，位于所述第一隔离结构与所述第二隔离结构之间，自所述顶层器件功能层延伸至所述中间器件功能层。

可选地，所述低压半导体器件包括低压cmos器件，所述低压cmos器件包括低压nmos器件及低压pmos器件中至少一种。

可选地，所述高压集成器件包括高压器件，所述高压器件集成在所述中间器件功能层中，基于所述高压器件引出结构实现电性引出。

可选地，所述高压器件包括高压ligbt器件、高压nldmos器件以及高压pldmos器件中的任意一种。

可选地，所述半导体衬底包括硅衬底，所述第一绝缘层包括氧化硅层，所述中间器件功能层包括硅层，所述第二绝缘层包括氧化硅层，所述顶层器件功能层包括顶层硅层。

可选地，所述第二绝缘层的厚度介于150nm-250nm之间；所述顶层器件功能层的厚度介于200nm-500nm之间；所述中间器件功能层的厚度介于100nm-200nm之间。

本发明还提供一种高压集成器件的制备方法，其中，本发明的所述高压集成器件优选采用本发明的高压集成器件的制备方法制备，当然，也可以采用其他方式制备得到。所述制备方法包括如下步骤：

提供半导体基底，所述半导体基底包括自下而上设置的半导体衬底、第一绝缘层、中间器件功能层、第二绝缘层以及顶层器件功能层；

基于所述顶层器件功能层制备低压半导体器件；

制备第一隔离结构及第二隔离结构，所述第一隔离结构位于所述低压半导体器件外端，且自所述顶层器件功能层延伸至所述中间器件功能层，所述第一隔离结构的底部不高于所述中间器件功能层的下表面；所述第二隔离结构位于所述低压半导体器件与所述第一隔离结构之间，且贯穿所述顶层器件功能层，所述第二隔离结构的底部不高于所述顶层器件功能层的下表面；以及

制备高压器件引出结构，所述高压器件引出结构位于所述第一隔离结构与所述第二隔离结构之间，自所述顶层器件功能层延伸至所述中间器件功能层。

可选地，所述制备方法还包括在所述中间器件功能层中制备高压器件的步骤，所述高压器件基于所述高压器件引出结构实现电性引出。

可选地，所述低压半导体器件包括低压cmos器件，所述低压cmos器件包括低压nmos器件及低压pmos器件中至少一种；所述高压器件包括高压ligbt器件、高压nldmos器件以及高压pldmos器件中的任意一种。

可选地，形成所述半导体基底的方法包括步骤：提供第一soi晶圆和第二soi晶圆，将所述第二soi晶圆键合在所述第一soi晶圆上得到所述半导体基底，所述键合的方式包括低温金属键合。

如上所述，本发明的高压集成器件及其制备方法，将低压器件集成在顶层器件功能层中，将高压器件集成在中间器件功能层中，采用双浅沟槽隔离技术及基于半导体基底中的绝缘层，使得高压器件可以不干扰其他区域的器件，中间器件功能层可以集成更高电压的电子器件。另外，基于本发明高压器件与低压器件的设计，不消耗芯片面积，大大增加集成度。

附图说明

图1显示为本发明的高压集成器件的一示例的结构示意图。

图2显示为本发明的高压集成器件的一示例的制备工艺流程图。

图3显示为本发明的高压集成器件制备中形成半导体基底的一示例的结构示意图。

图4显示为本发明的高压集成器件制备中形成在中间器件功能层中高压器件示例。

元件标号说明

101-半导体衬底;102-第一绝缘层;103-中间器件功能层;104-第二绝缘层;105-顶层器件功能层;106-低压半导体器件;107-栅氧层;108-栅极层;109-侧墙结构;110-源区;111-漏区;112-第一隔离结构;113-第二隔离结构;114-高压器件引出结构;201-第一底层硅;202-第一埋氧层;203-第一顶层硅;301-第二底层硅;302-第二埋氧层;303-第二顶层硅;s1~s4-步骤。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种高压集成器件，所述高压集成器件包括：半导体基底、低压半导体器件106、第一隔离结构112、第二隔离结构113以及高压器件引出结构114。

所述半导体基底包括自下而上设置的半导体衬底100、第一绝缘层102、中间器件功能层103、第二绝缘层104以及顶层器件功能层105。

在一示例中，所述半导体衬底100包括硅衬底，所述第一绝缘层102包括氧化硅层，所述中间器件功能层103包括硅层，所述第二绝缘层104包括氧化硅层，所述顶层器件功能层105包括顶层硅层。可选地，所述半导体基底可以是基于两个soi晶圆键合得到。

在另一示例中，所述第二绝缘层104的厚度介于150nm-250nm之间，如可以是150nm、180nm、200nm、220nm、230nm；以基于所述第二绝缘层104的隔离实现在所述中间器件功能层103中集成高压器件，在所述顶层器件功能层105中集成低压半导体器件。另外，所述顶层器件功能层105的厚度介于200nm-500nm之间，如可以是220nm、250nm、300nm、350nm、400nm；所述中间器件功能层103的厚度介于100nm-200nm之间，如可以是120nm、130nm、150nm、160nm、180nm。

本发明的所述高压集成器件中，所述低压半导体器件106集成在所述顶层器件功能层105中。在一示例中，所述低压半导体器件106包括低压cmos器件，所述低压cmos器件包括低压nmos器件及低压pmos器件中至少一种。其中，当设置有两个或者两个以上的低压半导体器件时，相邻的低压半导体器件可以通过浅沟槽隔离结构隔离。

在一示例中，如图1所示，所述低压半导体器件106包括形成在所述顶层器件功能层105表面的栅氧层107，形成在所述栅氧层107上的栅极层108，形成在所述栅极层108周围的侧墙结构109，另外，所述低压半导体器件106还包括设置在所述栅极层108周围且形成在所述顶层器件功能层105中的源区110和漏区111。

另外，本发明的所述高压集成器件包括第一隔离结构112和第二隔离结构113，实现双sti隔离。其中，所述第一隔离结构112位于所述低压半导体器件106外端并于所述低压半导体器件106具有间距，且自所述顶层器件功能层105延伸至所述中间器件功能层103，所述第一隔离结构112的底部不高于所述中间器件功能层103的下表面，从而可以有效实现材料层的隔离。在一可选示例中，所述第一隔离结构112下表面还延伸至所述第一绝缘层102中，所述第一隔离结构112延伸至所述第一绝缘层102中的深度介于所述第一绝缘层102厚度的1/5-4/5之间。

所述第二隔离结构113位于所述低压半导体器件106与所述第一隔离结构112之间，且贯穿所述顶层器件功能层105，所述第二隔离结构113的底部不高于所述顶层器件功能层105的下表面，从而可以有效实现材料层的隔离。在一示例中，所述第二隔离结构113靠近所述低压半导体器件106的一端与所述低压半导体器件有源区相接触，如图1所示，与源区110及漏区111相接触。在一可选示例中，所述第二隔离结构113下表面还延伸至所述第二绝缘层104中，所述第二隔离结构113延伸至所述第二绝缘层104中的深度介于所述第二绝缘层104厚度的1/5-4/5之间。

在一可选示例中，所述第一隔离结构112可以是浅沟槽隔离结构sti，所述第二隔离结构113可以是浅沟槽隔离结构sti。在另一示例中，所述第一隔离结构112的宽度大于500nm，如可以是介于600nm-100nm之间，如可以是650nm、800nm、900nm，所述第二隔离结构113的宽度介于600nm-100nm之间，如可以是650nm、800nm、900nm，以适应高压。本发明可以基于所述第一隔离结构112和第二隔离结构113以及所述第一绝缘层和所述第二绝缘层实现器件之间的隔离。由于采用双浅槽隔离技术工艺，位于中间硅层的器件不会干扰其他区域的器件。另外，由于所述第二绝缘层厚度普遍较厚，中间器件功能层可以集成更高压的电子器件。此外，由于中间硅层位于顶层硅膜，因此不消耗芯片面积，大大增加了集成度。通过本发明的设计可以解决高压器件与cmos器件的集成问题，即功率集成器件与cmos电路的集成，可减小二者之间的互相影响、增大高压器件集成的密度和减小集成的面积消耗。在另一示例中，可以是通过所述第一隔离结构和所述第二隔离结构形成的双隔离结构分成若干个器件区域，其中，可以是某一区域的所述顶层器件功能层中集成低压半导体器件，在相邻的区域的中间器件功能层中集成高压器件，从而实现低压器件与高压器件的集成。

本发明的所述高压器件引出结构114位于所述第一隔离结构112与所述第二隔离结构113之间，自所述顶层器件功能层105延伸至所述中间器件功能层103中。在一示例中，所述高压集成器件包括高压器件，如高压功率器件，所述高压器件集成在所述中间器件功能层103中，基于所述高压器件引出结构114实现电性引出，实现体引出同时可以对前栅器件进行调控。在一示例中，所述高压器件引出结构114两侧与所述第一隔离结构112及所述第二隔离结构113均相接触，以利于保证高压低压器件的有效集成。作为示例，所述高压器件包括高压ligbt器件、高压nldmos器件以及高压pldmos器件中的任意一种，所述高压器件可以为esd器件保护中的高压scr或者floatingpnp（横向pnp但是基区没有接出来，浮体状态）。其中，参见图4所示，给出一种本发明集成在中间器件功能层中的高压器件，其中，高压器件为高压nldmos器件，包括p型源区阱401、n型漂移区402、p+阱接触区403、n+源区404、n型漏区阱405和n+漏区406。n型漂移区402上具有场氧化层407；nldmos栅氧化层408处于多晶硅栅极409和p型源区阱401之间。所述n+漏区406处于漏极引出金属下，被n型漏区阱405所包围，所述n+源区404和p+阱接触区403并排处于源极引出金属下、被p型源区阱401包围。

另外，如图2所示，本发明还提供一种高压集成器件的制备方法，其中，本发明的所述高压集成器件优选采用本发明的高压集成器件的制备方法制备，当然，也可以采用其他方式制备得到。需要说明的是，上述顺序并不严格代表本发明所保护的高压集成器件的制备方法的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变，图1仅示出了一种示例中的高压集成器件的制备步骤。其中，该制备方法中描述的各部件的特征可以参见上述在高压集成器件中的描述，在此不再赘述。其中，所述高压集成器件的制备方法包括如下步骤：

首先，如图2中的s1所示，提供半导体基底，包括自下而上设置的半导体衬底101、第一绝缘层102、中间器件功能层103、第二绝缘层104以及顶层器件功能层105；

接着，如图2中的s2所示，基于所述顶层器件功能层105制备低压半导体器件106。作为示例，所述低压半导体器件包括低压cmos器件，所述低压cmos器件包括低压nmos器件及低压pmos器件中至少一种。

接着，如图2中的s3所示，制备第一隔离结构112及第二隔离结构113，所述第一隔离结构112位于所述低压半导体器件106外端，且自所述顶层器件功能层105延伸至所述中间器件功能层103，所述第一隔离结构112的底部不高于所述中间器件功能层103的下表面；所述第二隔离结构113位于所述低压半导体器件106与所述第一隔离结构112之间，且贯穿所述顶层器件功能层105，所述第二隔离结构113的底部不高于所述顶层器件功能层105的下表面。从而可以基于所述第一隔离结构112和第二隔离结构113以及所述第一绝缘层和所述第二绝缘层实现器件之间的隔离。在一示例中，提供一种所述第一隔离结构112和所述第二隔离结构113的具体形成方式可以是基于掩膜层刻蚀形成对应的图形开口，再填充绝缘材料形成所述第一隔离结构和所述第二隔离结构。

接着，如图2中的s3所示，制备高压器件引出结构114，所述高压器件引出结构114位于所述第一隔离结构112与所述第二隔离结构113之间，自所述顶层器件功能层105延伸至所述中间器件功能层103。

作为示例，所述制备方法还包括在所述中间器件功能层103中制备高压器件的步骤，所述高压器件基于所述高压器件引出结构114实现电性引出。

其中，将所述高压器件制备在所述中间器件功能层103中，只需在传统工艺上增加三层掩模版，包括中间器件功能层（如中间硅层）开孔、中间器件功能层阱注入以及中间器件功能层氧化层隔离。例如，在一示例中，可以是在所述半导体基底形成后且在所述低压半导体器件制备之前，先在所述中间器件功能层中制备高压器件的结构功能区，然后，在后续工艺中，如在低压半导体器件形成后对应各功能结构区形成通孔以及填充导电材料的方式形成电性引出结构，即所述高压器件引出结构114。

作为示例；所述高压器件包括高压ligbt器件、高压nldmos器件以及高压pldmos器件中的任意一种。

另外，本发明所述高压集成器件的制备方法中包括形成半导体基底的步骤，如图3所示，作为示例，形成所述半导体基底的方法包括：提供第一soi晶圆和第二soi晶圆，将所述第二soi晶圆键合在所述第一soi晶圆上得到所述半导体基底，所述键合的方式包括低温金属键合，先制作金属缓冲层，然后cvd或ald沉积金属层，然后再利用低温压力键合。其中，可以是所述第一soi晶圆包括第一底层硅、第一埋氧层以及第一顶层硅，所述第二soi晶圆包括第二顶层硅、第二埋氧层以及第二顶层硅，将所述第二soi晶圆的顶层硅键合到所述第一soi晶圆的顶层硅上，从而得到所述半导体基底，分别对应构成半导体衬底100、第一绝缘层102、中间器件功能层103、第二绝缘层104以及顶层器件功能层105。

综上所述，本发明的高压集成器件及其制备方法，将低压器件集成在顶层器件功能层中，将高压器件集成在中间器件功能层中，采用双浅沟槽隔离技术及基于半导体基底中的绝缘层，使得高压器件可以不干扰其他区域的器件，中间器件功能层可以集成更高电压的电子器件。另外，基于本发明高压器件与低压器件的设计，不消耗芯片面积，大大增加集成度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。