一种半导体器件的制造方法及半导体器件与流程

[0001]
本发明总体上涉及半导体领域，具体的，涉及一种半导体器件的制造方法及半导体器件。


背景技术：

[0002]
nand存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的nand器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3d nand存储器。在3d nand存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器结构。
[0003]
通过垂直堆叠更多数量的存储单元来增加3d nand闪存的存储密度，随着沟道孔的深宽比增加，会导致工艺上的制造问题，例如沟道孔的不均匀性和存储单元尺寸的不均一性。减少长宽比的关键之一是减小堆叠层中的中间绝缘层的厚度，也就是存储单元之间的间距。但是，这会造成串扰问题。


技术实现要素：

[0004]
本发明提供一种半导体器件的制造方法及半导体器件，旨在形成多层存储串的堆叠，同时减少串扰的情况，提高半导体器件的有效性和可靠性。
[0005]
一方面，本发明提供一种半导体器件的制造方法，包括：
[0006]
提供衬底；
[0007]
形成位于所述衬底上的第一堆栈，所述第一堆栈由置换栅极层和第一绝缘层交替层叠而成；
[0008]
在垂直于所述衬底的第一纵向形成贯穿所述第一堆栈的第一沟道孔，所述第一沟道孔在与所述置换栅极层的交接处具有第一凹槽；
[0009]
在所述第一沟道孔内壁依次形成第一阻挡层和第一电荷捕获层，所述第一电荷捕获层位于所述第一凹槽内；
[0010]
形成层叠于所述第一堆栈上的第二堆栈，所述第二堆栈由所述置换栅极层和所述第一绝缘层交替层叠而成；
[0011]
在所述第一纵向形成贯穿所述第二堆栈、且与所述第一沟道孔连通的第二沟道孔，所述第二沟道孔在与所述置换栅极层的交接处具有第二凹槽；
[0012]
在所述第二沟道孔内壁依次形成第二阻挡层和第二电荷捕获层，所述第二电荷捕获层位于所述第二凹槽内。
[0013]
进一步优选的，形成所述第一沟道孔的步骤，包括：
[0014]
在所述第一纵向形成贯穿所述第一堆栈的第一通孔；
[0015]
在所述第一通孔中对所述置换栅极层进行刻蚀形成所述第一凹槽，所述第一凹槽与所述第一通孔形成所述第一沟道孔。
[0016]
进一步优选的，形成所述第二堆栈的步骤之前，还包括：在所述第一电荷捕获层和
第一阻挡层内表面、形成填充所述第一沟道孔的牺牲层；形成所述第二电荷捕获层的步骤之后，还包括：去除所述牺牲层。
[0017]
进一步优选的，形成所述第一电荷捕获层的步骤，包括：
[0018]
在所述第一阻挡层的内表面沉积第一电荷捕获材料；
[0019]
在所述第一沟道孔中去除位于所述第一凹槽外面的所述第一电荷捕获材料，以形成位于所述第一凹槽内的所述第一电荷捕获层。
[0020]
进一步优选的，形成所述第二电荷捕获层的步骤，包括：
[0021]
在所述第二阻挡层的内表面沉积第二电荷捕获材料；
[0022]
去除位于所述第二沟道孔底部的所述第二阻挡层和第二电荷捕获材料；
[0023]
去除位于所述第二凹槽外面的所述第二电荷捕获材料，以形成位于所述第二凹槽内的所述第二电荷捕获层。
[0024]
进一步优选的，形成所述第二电荷捕获层的步骤之后，还包括：
[0025]
在所述第一沟道孔和第二沟道孔中沉积隧穿层；
[0026]
在所述隧穿层的内表面沉积沟道层。
[0027]
本发明还提供另一种半导体器件的制造方法，包括：
[0028]
提供衬底；
[0029]
形成位于所述衬底上的第一堆栈，所述第一堆栈由置换栅极层和第一绝缘层交替层叠而成；
[0030]
在垂直于所述衬底的第一纵向形成贯穿所述第一堆栈的第一沟道孔，所述第一沟道孔在与所述置换栅极层的交接处具有第一凹槽；
[0031]
形成层叠于所述第一堆栈上的第二堆栈，所述第二堆栈由所述置换栅极层和所述第一绝缘层交替层叠而成；
[0032]
在所述第一纵向形成贯穿所述第二堆栈、且与所述第一沟道孔连通的第二沟道孔，所述第二沟道孔在与所述置换栅极层的交接处具有第二凹槽；
[0033]
在所述第一沟道孔和第二沟道孔的内壁形成阻挡层；
[0034]
在所述阻挡层的内表面形成电荷捕获层，所述电荷捕获层位于所述第一凹糟和第二凹槽内。
[0035]
进一步优选的，形成所述第二堆栈的步骤之前，还包括：在所述第一沟道孔内填充牺牲层，并对所述牺牲层进行化学机械研磨处理；形成所述阻挡层的步骤之前，还包括：去除所述牺牲层。
[0036]
进一步优选的，形成所述第一沟道孔的步骤，包括：
[0037]
在所述第一纵向形成贯穿所述第一堆栈的第一通孔；
[0038]
在所述第一通孔中对所述置换栅极层进行刻蚀形成所述第一凹槽，所述第一凹槽与所述第一通孔形成所述第一沟道孔。
[0039]
进一步优选的，形成所述电荷捕获层的步骤，包括：
[0040]
在所述阻挡层的内表面沉积电荷捕获材料；
[0041]
在所述第一沟道孔和第二沟道孔中去除位于所述第一凹槽和第二凹槽外面的所述电荷捕获材料，以形成位于所述第一凹槽和第二凹槽内的所述电荷捕获层。
[0042]
进一步优选的，形成所述电荷捕获层的步骤之后，还包括：
[0043]
在所述第一沟道孔和第二沟道孔中沉积隧穿层；
[0044]
在所述隧穿层的内表面沉积沟道层。
[0045]
另一方面，本发明实施例提供一种半导体器件，包括：
[0046]
衬底；
[0047]
位于所述衬底上的第一堆栈及位于所述第一堆栈上的第二堆栈，所述第一堆栈和第二堆栈由栅极层和第一绝缘层交替层叠而成；
[0048]
在垂直于所述衬底的第一纵向贯穿所述第一堆栈的第一沟道孔，和贯穿所述第二堆栈的第二沟道孔，所述第一沟道孔和第二沟道孔在与所述栅极层的交接处分别具有第一凹槽和第二凹槽；
[0049]
位于所述第一沟道孔和第二沟道孔内壁的阻挡层；
[0050]
位于所述阻挡层内表面的电荷捕获层，所述电荷捕获层位于所述第一凹槽和第二凹槽内；
[0051]
位于所述阻挡层和电荷捕获层内表面的隧穿层；
[0052]
位于所述隧穿层内表面的沟道层。
[0053]
进一步优选的，所述第二沟道孔与所述第一沟道孔的连通处、具有一个由所述阻挡层形成的内缩部。
[0054]
进一步优选的，所述第二沟道孔与所述第一沟道孔的连通处的孔径、等于所述第一沟道孔的底部孔径。
[0055]
本发明的有益效果：本发明提供一种半导体器件的制造方法及半导体器件，先形成具有凹槽的沟道孔，然后在沟道孔中形成阻挡层，接着在凹槽内的第一阻挡层内表面形成电荷捕获层，所述电荷捕获层在第一纵向上分隔。分开的电荷捕获层能够有效防止储存的电荷在多个存储单元之间扩散，进而降低存储单元之间的干扰，进一步可以提升半导体器件读写的有效性以及可靠性。
附图说明
[0056]
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
[0057]
图1是本发明第一实施例提供的半导体器件的制造方法的流程示意图；
[0058]
图2a-2l是本发明第一实施例提供的半导体器件制造过程中的结构示意图；
[0059]
图3是本发明第二实施例提供的半导体器件的制造方法的流程示意图；
[0060]
图4a-4e是本发明第二实施例提供的半导体器件制造过程中的结构示意图；
[0061]
图5是本发明第三实施例提供的半导体器件的结构示意图。
具体实施方式
[0062]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0063]
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限
于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
[0064]
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
[0065]
如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层。层可以包括多个层，例如，互连层可以包括一个或多个导体和接触层和一个或多个电介质层。
[0066]
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”标称地指垂直于衬底的横向表面。
[0067]
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
[0068]
本发明实施例首先提供了一种半导体器件的制造方法。
[0069]
请参阅图1和图2a-2l，图1是本发明第一实施例提供的半导体器件的制造方法的流程示意图，图2a-2l是本发明第一实施例提供的半导体器件制造过程中的结构示意图。该半导体器件的制造方法包括以下步骤s1-s12。
[0070]
首先，请参阅图1中的步骤s1-s2和图2a。
[0071]
步骤s1：提供衬底10。
[0072]
在本实施例中，衬底10为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。在一些实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。衬底10还可以是红宝石衬底、蓝宝石衬底、玻璃衬底等绝缘衬底。
[0073]
步骤s2：形成位于衬底10上的第一堆栈20，所述第一堆栈20由置换栅极层202和第一绝缘层201交替层叠而成。
[0074]
在本实施例中，第一绝缘层201可以为氧化硅，置换栅极层202可以是如氮化硅，例如氧化铝、氧化铪、氧化钽等。第一绝缘层201和置换栅极层202具有不同的刻蚀选择性。第一绝缘层201和置换栅极层202的沉积方法可以采用但不限于化学气相沉积(chemical vapor deposition,cvd)、原子层沉积(atom layer deposition,ald)，物理气相沉积(physical vapor deposition,pvd)如热氧化、蒸发、溅射等各种方法。
[0075]
请参阅图1中的步骤s3和图2b。
[0076]
步骤s3：在垂直于衬底10的第一纵向形成贯穿第一堆栈20的第一沟道孔30，所述
第一沟道孔30在与所述置换栅极层202的交接处具有第一凹槽32。
[0077]
在本实施例中，如图2a所示，先通过刻蚀形成贯穿第一堆栈20的第一通孔31，可以通过高选择比的湿法刻蚀或气体刻蚀方式，再在所述第一通孔31中对置换栅极层202进行刻蚀，通过精准控制蚀刻时间来控制蚀刻的深度，以形成如图2b所示的第一凹槽32。
[0078]
可选的，形成第一凹槽32的方式不限于本实施例采用的刻蚀方法，其他能形成所述第一凹槽32的方法也可以。
[0079]
请参阅图1中的步骤s4和图2c-2e。
[0080]
步骤s4：在第一沟道孔30内壁依次形成第一阻挡层301和第一电荷捕获层303，所述第一电荷捕获层303位于所述第一凹槽32内。
[0081]
在本实施例中，在第一沟道孔30内壁形成第一阻挡层301，即第一阻挡层301有部分将第一绝缘层201覆盖。第一阻挡层301和第一绝缘层201为氧化物(ox)，因为材料相同，所以在图2c中显示为相同图案，所以位于第一绝缘层201表面的部分第一阻挡层201、位于置换栅极层202表面的部分第一阻挡层301和第一绝缘层201可以组成第二绝缘层203。
[0082]
在本实施例中，如图2d所示，先在第二绝缘层203的内表面沉积电荷捕获材料302，然后对所述电荷捕获材料302进行回蚀，形成如图2e所示的多个电荷捕获层303。
[0083]
可选的，可以对所述电荷捕获材料302进行部分氧化，可以控制氧化的时间来控制氧化的量，即将位于第一凹槽32外面的电荷捕获材料302氧化，最后用酸去除氧化的部分，形成如图2e所示的多个的电荷捕获层303。由于多个电荷捕获层303位于第一凹槽32内，所以彼此分开。
[0084]
可选的，可以通过高选择比的湿法刻蚀或气体刻蚀的方式控制回蚀的位置。
[0085]
请参阅图1中的步骤s5和图2f。
[0086]
步骤s5：在所述第一电荷捕获层303和第一阻挡层301内表面、形成填充第一沟道孔30的牺牲层33。
[0087]
步骤s5之后还要对牺牲层33进行化学机械研磨(chemical mechanical polish,cmp)。该牺牲层33可以为牺牲多晶硅，用于填充第一沟道孔30，以便于形成下述第二堆栈，可以避免形成第二堆栈的材料落入沟道孔30中。
[0088]
请参阅图1中的步骤s6-s7和图2g-2h。
[0089]
步骤s6：形成层叠于第一堆栈20上的第二堆栈40，所述第二堆栈40由所述置换栅极层202和所述第一绝缘层201交替层叠而成。
[0090]
步骤s7：在第一纵向形成贯穿第二堆栈40、且与第一沟道孔30连通的第二沟道孔50，所述第二沟道孔50在与所述置换栅极层202的交接处具有第二凹槽52。
[0091]
在本实施例中，形成第二沟道孔50的方法与上文中形成第一沟道孔30的方法相同。如图2g所示，先形成贯穿第二堆栈40的第二通孔51，再对置换栅极层202进行刻蚀形成如图2h所示的第二凹槽52，所述第二凹槽与所述第二通孔51形成第二沟道孔50。
[0092]
请参阅图1中的步骤s8和图2i。
[0093]
步骤s8：在第二沟道孔50内壁依次形成第二阻挡层501和第二电荷捕获层502，所述第二电荷捕获层502位于所述第二凹槽52内。
[0094]
在本实施例中，形成第二阻挡层501和第二电荷捕获层502的步骤与上文中的方法相同。具体的包括：1)在第二阻挡层501的内表面沉积第二电荷捕获材料；2)去除位于第二
凹槽52外面的所述第二电荷捕获材料，以形成位于所述第二凹槽内52的所述第二电荷捕获层502。
[0095]
请参阅图1中的步骤s9和图2j。
[0096]
步骤s9：去除位于第二沟道孔50底部的所述第二阻挡层501和第二电荷捕获材料502。
[0097]
这一步的目的是为了后续对牺牲层33进行去除，由于第二阻挡层501也会沉积在第二沟道孔50的底部，挡住了对牺牲层33的刻蚀，所以先将第二沟道孔50的底部通过刻蚀打开。在本实施例中，步骤s9也可以在沉积了第二电荷捕获材料后进行，那就要刻蚀底部的第二电荷捕获材料以及第二阻挡层501。步骤s9的底部刻蚀会形成内缩部53，内缩部53位于第二沟道孔50与第一沟道孔30的连通处。
[0098]
请参阅图1中的步骤s10-s12和图2k-2l。
[0099]
步骤s10：去除牺牲层33；
[0100]
步骤s11：在所述第一沟道孔30和第二沟道孔50中沉积隧穿层60；
[0101]
步骤s12：在隧穿层60的内表面形成沟道层61。
[0102]
在本实施例中，隧穿层60的示例性材料为氧化硅，沉积在第一阻挡层301、第一电荷捕获层303、第二阻挡层501和第二电荷捕获层502的内表面。沟道层61的示例性结构为多晶硅。沟道层61的材料也可以包括单晶硅、单晶锗等半导体材料。第一阻挡层301、第一电荷捕获层303、隧穿层60和沟道层61形成第一存储串；第二阻挡层501、第二电荷捕获层502、隧穿层60和沟道层61形成第二存储串；第一存储串和第二存储串形成一个存储串。
[0103]
在一些实施例中，隧穿层60包含在第二沟道孔50中的部分和在第一沟道孔30中的部分，第二沟道孔50中的隧穿层60和第一沟道孔30中的隧穿层60可以是通过一次沉积形成的，也可以是分别通过两次沉积形成的。
[0104]
另外，本实施例中，不限于在步骤s10之后形成第一沟道孔30中的隧穿层60。第一沟道孔30中的隧穿层60还可以是在形成第一阻挡层301和第一电荷捕获层303之后，形成在第一电荷捕获层303的内表面。类似的，本实施例也不限于在步骤s10之后形成第一沟道孔30中的沟道层61。第一沟道孔30中的沟道层61也可以是在形成第一阻挡层301、第一电荷捕获层303和第一沟道孔30中的隧穿层60之后，形成在第一沟道孔30中的隧穿层60的内表面。
[0105]
在本实施例中，第二沟道孔50中的隧穿层60和第一沟道孔30中的隧穿层60可通过一次沉积形成，从而节省工艺流程，降低工艺复杂度。第二沟道孔50中的沟道层61和第一沟道孔30中的沟道层61也可通过一次沉积形成，从而降低工艺复杂度。
[0106]
在本实施例中，形成沟道层61后，还包括在沟道层61的内表面形成填充沟道孔的介质层62。
[0107]
在本实施例中，堆栈中相邻的绝缘层之间所形成的存储单元的电荷捕获层通过凹槽隔开，从而减少了半导体器件中不同存储单元之间电荷移动的情况，从而减少串扰，提高半导体器件的有效性和可靠性。另外，第一电荷捕获层303和第二电荷捕获层502通过两次形成，每一次的形成过程沟道孔的深宽比较小，深度也较小，所以可以提高电荷捕获层的均匀性。
[0108]
本发明实施例中，在形成沟道层61之后，可通过刻蚀的方式将置换栅极层202去除，并通过沉积的方式形成栅极(gate)层。
[0109]
请参阅图3和图4a-4e，图3是本发明第二实施例提供的半导体器件的制造方法的流程示意图，图4a-4e是本发明第二实施例提供的半导体器件制造过程中的结构示意图。在本实施例中，与上述第一实施例相同的结构用同一标号标示。该半导体器件的制造方法包括以下步骤s100-s1100。
[0110]
步骤s100：提供衬底10。
[0111]
步骤s200：形成位于衬底10上的第一堆栈20，所述第一堆栈20由置换栅极层202和第一绝缘层201交替层叠而成。
[0112]
步骤s300：在垂直于所述衬底10的第一纵向形成贯穿所述第一堆栈20的第一沟道孔30，所述第一沟道孔30在与所述置换栅极层202的交接处具有第一凹槽32。
[0113]
在本实施例中，沟道孔30的形成方法如第一实施例中的步骤s1-s3，形成的结构如图2c所示。
[0114]
步骤s400：在第一沟道孔30内填充牺牲层33，并对所述牺牲层33进行化学机械研磨处理。形成后的结构如图4a所示。
[0115]
步骤s500：形成层叠于所述第一堆栈20上的第二堆栈40，所述第二堆栈40由所述置换栅极层202和所述第一绝缘层201交替层叠而成。
[0116]
步骤s600：在所述第一纵向形成贯穿所述第二堆栈40、且与所述第一沟道孔30连通的第二沟道孔50，所述第二沟道孔50在与所述置换栅极层202的交接处具有第二凹槽52。
[0117]
具体的，在第一堆栈20上形成位于所述第一堆栈20上的第二堆栈40，所述第二堆栈40由所述置换栅极层202和所述第一绝缘层201交替层叠而成。然后在第一纵向形成贯穿所述第二堆栈40、且与所述第一沟道孔30连通的第二通孔，并对所述置换栅极层202进行刻蚀形成第二凹槽52，所述第二凹槽52与所述第二通孔形成第二沟道孔50。形成的结构如图4b所示。
[0118]
步骤s700：去除所述牺牲层33。
[0119]
步骤s800：在第一沟道孔30和第二沟道孔50的内壁形成阻挡层。
[0120]
在本实施例中，阻挡层包括位于第一沟道孔30内壁的第一阻挡层301和位于第二沟道孔50内壁的第二阻挡层501。由于第一阻挡层301和第二阻挡层501都是氧化物，第一绝缘层201也是氧化物，所以第一阻挡层301、第一绝缘层201、以及第二阻挡层501显示为同一图案，组成第二绝缘层203。形成的结构如图4c所示。
[0121]
步骤s900：在所述阻挡层的内表面形成电荷捕获层，所述电荷捕获层位于所述第一凹糟32和第二凹槽52内。
[0122]
在本实施例中，电荷捕获层包括位于第一阻挡层301内表面的第一电荷捕获层303和位于第二阻挡层501内表面的第二电荷捕获层502。
[0123]
具体的，也是先在第一凹槽32内的第一阻挡层301、和第二凹槽52内的第二阻挡层501的内表面形成电荷捕获材料，然后对在凹槽外面的部分进行氧化，接着去除氧化的这部分，就可以得到位于凹槽内的第一电荷捕获层303和第二电荷捕获层502，如图4d所示。
[0124]
步骤s1000：在所述第一沟道孔30和第二沟道孔50中沉积隧穿层60。
[0125]
步骤s1100：在所述隧穿层60的内表面形成沟道层61。形成的结构如图4e所示。
[0126]
形成沟道层61后，还包括在沟道层61的内表面形成填充沟道孔的介质层62。
[0127]
在本实施例中，与第一实施例的区别是形成了第一沟道孔30后，就接着形成第二
沟道孔50，然后一步形成第一阻挡层301和第二阻挡层501，再一步形成第一电荷捕获层303和第二电荷捕获层502。所以本实施例的形成方法可以减少工艺步骤，进而降低成本。
[0128]
上述形成方法中，最后还可以包括：形成栅线缝隙，再通过所述栅线缝隙将置换栅极层202置换成栅极层。
[0129]
上述实施例提供的半导体器件的形成方法，可以将一个存储串中的多个存储单元的电荷捕获层分隔，分开的电荷捕获层能够有效防止储存的电荷在多个存储单元之间扩散，进而降低存储单元之间的干扰，进一步可以提升半导体器件读写的有效性以及可靠性。
[0130]
本发明实施例还提供一种由上述制造方法所形成的半导体器件。
[0131]
请参阅图5，图5是本发明第三实施例提供的半导体器件的结构示意图，该半导体器件100包括：衬底10；位于衬底10上的第一堆栈20，所述第一堆栈20由栅极层204和第一绝缘层201交替层叠而成；在垂直于衬底10的第一纵向贯穿第一堆栈20的第一沟道孔30，所述栅极层204在与所述第一沟道孔30的交接处形成有第一凹槽32；位于第一沟道孔30内壁的第一阻挡层301，所述第一阻挡层301与所述第一绝缘层201形成第二绝缘层203；位于所述第一凹槽32内的第一阻挡层301内表面的第一电荷捕获层303，所述第一电荷捕获层303被所述第二绝缘层203在所述第一纵向上分隔；位于所述第二绝缘层203和多个第一电荷捕获层303内表面的隧穿层60；位于所述隧穿层60内表面的沟道层61。
[0132]
进一步的，本实施例还提供一种双层的半导体器件，请参阅图2l和4e，该双层的半导体器件相对于第三实施例提供的半导体器件100，还包括：
[0133]
位于第一堆栈20上的第二堆栈40，所述第二堆栈40由所述栅极层(将置换栅极层202置换成栅极层)和所述第一绝缘层201交替层叠而成；
[0134]
在第一纵向贯穿第一堆栈20的第一沟道孔30，和贯穿所述第二堆栈40的第二沟道孔50，所述第一沟道孔30和第二沟道孔50在与所述栅极层的交接处分别具有第一凹槽32和第二凹槽52；
[0135]
位于所述第一沟道孔30和第二沟道孔50内壁的阻挡层，所述阻挡层包括位于所述第一沟道孔30内壁的第一阻挡层301和位于所述第二沟道孔50内壁的第二阻挡层501，所述阻挡层与所述第一绝缘层201形成所述第二绝缘层203；
[0136]
位于所述阻挡层内表面的电荷捕获层，所述电荷捕获层包括位于第一阻挡层内表面的第一电荷捕获层303和位于所述第二阻挡层501内表面的第二电荷捕获层502，所述电荷捕获层被所述第二绝缘层203在所述第一纵向上分隔；
[0137]
位于所述阻挡层和电荷捕获层内表面的隧穿层60；
[0138]
位于所述隧穿层60内表面的所述沟道层61；
[0139]
在所述沟道层61内表面形成填充沟道孔的介质层62。
[0140]
其中，在图2l中，由于形成工艺的原因，第二沟道孔50与第一沟道孔30的连通处、具有一个由所述第二阻挡层501所形成的内缩部53，且所述内缩部53的孔径小于第一沟道孔30的顶部孔径。由于刻蚀工艺，使第一沟道孔30和第二沟道孔50各自的顶部孔径都大于底部孔径，因此内缩部53的孔径更小于第一沟道孔30的底部孔径。
[0141]
而在图4e中，不会形成上述内缩部53，所以第二沟道孔50与第一沟道孔30的连通处的孔径、可以等于第一沟道孔30的底部孔径。
[0142]
本发明实施例提供的半导体器件100，包括具有第一凹槽32的第一沟道孔30和具
有第二凹槽52的第二沟道孔50，以及位于第一凹槽32和第二凹槽52内的电荷捕获层，该电荷捕获层在第一纵向被第二绝缘层203所分隔，分开的电荷捕获层303能够有效防止储存的电荷在多个存储单元之间扩散，进而降低存储单元之间的干扰，进一步可以提升半导体器件读写的有效性以及可靠性。另外，双层半导体器件可以提升存储密度。
[0143]
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。