三维存储器装置及其制造方法与流程

1.各种实施方式总体上涉及半导体技术，并且尤其涉及三维存储器装置及其制造方法。


背景技术：

2.为了满足针对消费者所要求的优异性能和低价格的需求，必须提高存储器装置中的集成度。由于二维或平面存储器装置的集成度主要由单位存储器单元所占据的面积决定，因此集成度受精细图案形成技术的水平的影响很大。然而，因为形成精细图案需要昂贵装备，因此尽管二维存储器装置的集成度不断提高，但其仍然受到限制。为了克服这些限制，已经提出了包括三维布置的存储器单元的三维存储器装置。在三维存储器装置中，可以通过增加联接至存储器单元的电极层的层叠数量来增加集成度。


技术实现要素：

3.各种实施方式涉及能够减小三维存储器装置的尺寸并提高可靠性的措施。
4.在实施方式中，一种三维存储器装置包括：电极结构，其包括交替地层叠在第一基板上的多个层间电介质层和多个电极层，多个电极层中的每个电极层具有与位于该电极层上的另一电极层不交叠的焊盘部；传输晶体管，其位于第一基板下方；以及第一接触件，其从多个电极层中的一个电极层的焊盘部穿过电极结构并联接焊盘部和传输晶体管。
5.在实施方式中，一种用于制造三维存储器装置的方法可以包括：通过在基板上交替地层叠多个层间电介质层和多个第一牺牲层来形成预层叠物；通过蚀刻预层叠物形成具有分别对应于多个第一牺牲层的多个台阶表面的台阶结构；形成接触孔，接触孔通过至少一个台阶表面在垂直方向上穿过预层叠物和基板并且联接至限定在基板下方的布线；在接触孔中形成接触件，并且侧壁电介质层介于它们之间；去除限定在接触孔的上端部分中的侧壁电介质层，以暴露出接触孔所穿过的多个第一牺牲层当中的最上的第一牺牲层和接触件的上端部分的侧表面；在去除了侧壁电介质层的空间中形成第二牺牲层；以及用导电材料替换多个第一牺牲层和第二牺牲层。
6.在实施方式中，一种用于制造三维存储器装置的方法可以包括：通过在基板上交替地层叠多个层间电介质层和多个第一牺牲层来形成预层叠物；通过蚀刻预层叠物形成具有分别对应于多个第一牺牲层的多个台阶表面的台阶结构；形成接触孔，接触孔通过至少一个台阶表面在垂直方向上穿过预层叠物和基板并且联接至限定在基板下方的布线；在接触孔中形成牺牲柱，并且侧壁电介质层介于它们之间；去除限定在接触孔的上端部分中的侧壁电介质层，以暴露出接触孔所穿过的第一牺牲层当中的最上的第一牺牲层和牺牲柱的上端部分的侧表面；在去除了侧壁电介质层的空间中形成第二牺牲层；以及用导电材料替换多个第一牺牲层、牺牲柱和第二牺牲层。
附图说明
7.图1是例示根据本公开的实施方式的存储器装置的表示的框图。
8.图2是例示图1中所示的存储块的表示的等效电路图。
9.图3是示意性地例示根据本公开的实施方式的存储器装置的表示的立体图。
10.图4是示意性地例示根据本公开的实施方式的存储器装置的表示的顶面图。
11.图5是例示根据本公开的实施方式的存储器装置的表示的截面图。
12.图6至图8是例示根据本公开的其它实施方式的存储器装置的表示的截面图。
13.图9a至图9h是根据制造顺序来辅助解释根据本公开的实施方式的用于制造存储器装置的方法的截面图的表示。
14.图10a至图10e是根据制造顺序来辅助解释根据本公开的另一实施方式的用于制造存储器装置的方法的截面图的表示。
15.图11是例示与本公开有关的存储器装置的表示的截面图。
16.图12是示意性地例示根据本公开的实施方式的包括存储器装置的存储器系统的框图。
17.图13是示意性地例示根据本公开的实施方式的包括存储器装置的计算系统的框图。
具体实施方式
18.本公开的优点和特征以及实现它们的方法将从本文以下并参照附图所描述的示例性实施方式的描述中变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
19.因为描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所示出的内容。在整个说明书中，相似的附图标记指代相似的组件。在描述本公开时，当确定相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的装置。当提及单数名词时使用不定冠词或定冠词(例如，“一”、“一种”或“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。在解释本公开的实施方式中的组件时，即使在没有明确陈述的情况下，也应将它们解释为包括误差容限。
20.另外，在描述本公开的组件时，可以使用诸如第一、第二、a、b、(a)和(b)之类的术语。这些仅是为了将一个组件与另一组件区别开，并非限制组件的实质、顺序、次序或数量。此外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文使用的，在本公开的技术精神内，第一组件可以是第二组件。
21.如果组件被描述为“连接”、“联接”或“链接”至另一组件，则应理解该组件可以直接“连接”、“联接”或“链接”至另一组件，有或没有另一组件也可以“介于”它们之间，或者该组件可以经由又一组件“连接”、“联接”或“链接”到另一组件。在诸如“元件b上的元件a”、“元件b上方的元件a”、“元件bi下方的元件a”和“元件b旁边的元件a”之类的描述位置关系时，除非明确使用术语“直接”或“紧接着”，否则另一元件c可以设置在元件a和b之间。
22.本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作是可能的。可以单独地或组合地实践各种示例性实施方式。
23.图1是例示根据本公开的实施方式的存储器装置的表示的框图。
24.参照图1，根据本公开的实施方式的存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(x-dec)121、页缓冲器电路122和外围电路(peri电路)123。
25.存储器单元阵列110可以包括多个存储块blk。虽然未示出，但是每个存储块blk可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。虽然以下描述表示所公开的技术用于垂直nand闪存装置中的情况，但是要注意的是，本公开不限于此，并且通过本公开可预期其它易失性或非易失性存储器装置。
26.存储器单元阵列110可以通过多条行线rl联接至行解码器121。行线rl可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可以通过多条位线bl联接至页缓冲器电路122。
27.响应于从外围电路123提供的行地址x_a，行解码器121可以选择存储器单元阵列110中所包括的存储块blk当中的任何一个。行解码器121可以向与从存储器单元阵列110中所包括的存储块blk当中选择的存储块blk联接的行线rl传送从外围电路123提供的操作电压x_v。为了向行线rl传送操作电压x_v，行解码器121可以包括联接至存储块blk的行线rl的多个传输晶体管(pass transistor)。
28.页缓冲器电路122可以包括分别联接至位线bl的多个页缓冲器pb。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号pb_c，并且可以向外围电路123发送数据信号data并且可以从外围电路123接收数据信号data。页缓冲器电路122可以响应于页缓冲器控制信号pb_c来控制布置在存储器单元阵列110中的位线bl。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号pb_c而感测存储器单元阵列110的位线bl的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路123发送数据信号data。页缓冲器电路122可以响应于页缓冲器控制信号pb_c，基于从外围电路123接收的数据信号data，向位线bl施加信号，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路122可以在联接至激活的字线的存储器单元中写入数据或从联接至激活的字线的存储器单元中读取数据。
29.外围电路123可以从存储器装置100外部接收命令信号cmd、地址信号add和控制信号ctrl，并且可以向存储器装置100外部的装置(例如，存储器控制器)发送数据data并且从存储器装置100外部的装置(例如，存储器控制器)接收数据data。外围电路123可以基于命令信号cmd、地址信号add和控制信号ctrl而输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址x_a、页缓冲器控制信号pb_c等。外围电路123可以生成存储器装置100中所需的包括操作电压x_v的各种电压。
30.在下文中，在附图中，将从基板的顶表面垂直突出的方向定义为垂直方向vd，并且将平行于基板的顶表面并且彼此交叉的两个方向分别定义为第一方向fd和第二方向sd。例如，第一方向fd可以对应于字线的延伸方向和位线的布置方向，并且第二方向sd可以对应于位线的延伸方向和字线的布置方向。第一方向fd和第二方向sd可以基本上彼此垂直地交
叉。第一方向fd和第二方向sd可以与垂直方向vd正交。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
31.图2是例示图1所示的多个存储块blk中的一个存储块的表示的等效电路图。
32.参照图2，存储块blk可以包括与多条位线bl和公共源极线csl相对应的多个单元串cstr。位线bl可以在第二方向sd上延伸，并且可以在第一方向fd上布置。多个单元串cstr可以与每条位线bl并联联接。单元串cstr可以共同地联接至公共源极线csl。多个单元串cstr可以联接在多条位线bl和一条公共源极线csl之间。
33.每个单元串cstr可以包括联接至位线bl的漏极选择晶体管dst、联接至公共源极线csl的源极选择晶体管sst、以及联接在漏极选择晶体管dst和源极选择晶体管sst之间的多个存储器单元mc。漏极选择晶体管dst、存储器单元mc和源极选择晶体管sst可以在垂直方向vd上串联联接。
34.漏极选择线dsl、多条字线wl和源极选择线ssl可以在垂直方向vd上层叠在位线bl和公共源极线csl之间。每条漏极选择线dsl可以联接至相应漏极选择晶体管dst的栅极。每条字线wl可以联接至相应存储器单元mc的栅极。源极选择线ssl可以联接至源极选择晶体管sst的栅极。
35.存储块blk中所包括的存储器单元mc可以划分为物理页单元或逻辑页单元。例如，共享字线wl并且联接至不同单元串cstr的存储器单元mc可以构成一个物理页。这样的页可以是读取操作的基本单位。
36.图3是示意性地例示根据本公开的实施方式的存储器装置的表示的立体图。
37.参照图3，根据本公开的实施方式的存储器装置100可以包括逻辑结构p和存储器结构c。存储器结构c可以在垂直方向vd上层叠在逻辑结构p上。为了便于说明，图3例示了逻辑结构p和存储器结构c在垂直方向vd上彼此间隔开，但是应当理解，逻辑结构p的顶表面和存储器结构c的底表面彼此接触。
38.逻辑结构p可以包括行解码器(图1的121)、页缓冲器电路(图1的122)和外围电路(图1的123)，并且存储器结构c可以包括存储器单元阵列(图1的110)。在存储器结构c中，多条行线rl可以在第一方向fd上延伸，并且多条位线bl可以在第二方向sd上延伸。可以通过多条行线rl和多条位线bl访问存储器单元阵列中所包括的存储器单元。多条行线rl和多条位线bl可以电联接至逻辑结构p中限定的电路。例如，多条行线rl可以联接至行解码器，并且多条位线bl可以联接至页缓冲器电路。
39.逻辑结构p和存储器结构c可以被制造在单个晶圆上。例如，在制造逻辑结构p之后，可以在逻辑结构p上制造存储器结构c。在这种情况下，存储器装置100可以定义为puc(单元下外围)结构。另一方面，逻辑结构p和存储器结构c可以制造在不同的晶圆上，然后通过彼此接合而被集成。在这种情况下，存储器装置100可以被定义为poc(单元上外围)结构。在poc结构中，逻辑结构p可以被定义为外围晶圆，并且存储器结构c可以被定义为单元晶圆。通过以与存储器单元阵列在垂直方向vd上交叠的方式设置除存储器单元阵列之外的组件，puc结构和poc结构二者可以有效地减小布局面积。
40.图4是示意性地例示根据本公开的实施方式的存储器装置的表示的顶面图。
41.参照图4，随着存储器装置100的集成度的增加及其操作速度的增加，需要减小从行解码器121提供给行线rl的信号的延迟。此外，随着存储器装置100的集成度的增加及其
操作速度的增加，需要减小从页缓冲器电路122施加到位线bl的信号的延迟，或者需要减少在页缓冲器电路122中从位线bl接收到的信号。
42.为此，构成行解码器121的元件可以被设置为具有在作为行线rl的布置方向的第二方向sd上延伸的形状，并且构成页缓冲器电路122的元件可以被设置为具有在作为位线bl的布置方向的第一方向fd上延伸的形状。
43.行解码器121和页缓冲器电路122中的每个可以划成两个或更多个部分，并且这些部分可以沿着存储器单元阵列110的边缘设置，以增加在垂直方向vd上与存储器单元阵列110交叠的面积。例如，行解码器121可以被划分为第一行解码器121a和第二行解码器121b，并且页缓冲器电路122可以被划分为第一页缓冲器电路122a和第二页缓冲器电路122b。第一行解码器121a可以设置为与存储器单元阵列110的左上边缘部分交叠，并且第二行解码器121b可以设置为与存储器单元阵列110的右下边缘部分交叠。第一缓冲器电路122a可以设置为与存储器单元阵列110的右上边缘部分交叠，并且第二页缓冲器电路122b可以设置为与存储器单元阵列110的右下边缘部分交叠。在该示例中，第一行解码器121a和第二行解码器121b以及第一页缓冲器电路122a和第二页缓冲器电路122b可以在垂直方向vd上与存储器单元阵列110完全交叠。通过将行解码器121和页缓冲器电路122设置为与存储器单元阵列110完全交叠，可以减小存储器装置100的尺寸。
44.图5是例示根据本公开的实施方式的存储器装置100的表示的截面图。
45.参照图5，存储器结构c可以层叠在逻辑结构p上。存储器结构c可以包括第一基板10、以及交替地层叠在第一基板10上的多个电极层20和多个层间电介质层22。多个电极层20和多个层间电介质层22可以构成电极结构。
46.电极层20可以包括导电材料。例如，电极层20可以包括在掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中选择的至少一种。在电极层20当中，当从最下的电极层20观察时的至少一个电极层20可以构成源极选择线ssl。在电极层20当中，当从最上的电极层20观察时的至少一个电极层20可以构成漏极选择线dsl。源极选择线ssl和漏极选择线dsl之间的电极层20可以构成字线wl。层间电介质层22可以包括氧化硅。
47.存储器装置100或第一基板10可以包括单元区域car、联接区域cnr和外围区域pr。联接区域cnr可以设置在单元区域car的外围，并且外围区域pr可以设置在联接区域cnr的外围。单元区域car、联接区域cnr和外围区域pr可以在第一方向fd上顺序地设置。
48.在联接区域cnr中，每个电极层20可以具有焊盘部lp，该焊盘部lp突出超过位于电极层20上的下一个电极层20。图5示出了焊盘部lp在第一方向fd上突出，但是本发明不限于此。例如，焊盘部lp在第二方向sd上突出。电极层20的焊盘部lp与位于电极层20上方的电极层20不交叠。电极结构可以具有由电极层20的焊盘部lp构成的台阶结构。电极结构的台阶结构可以具有向下远离单元区域car的台阶的形状。
49.可以在单元区域car中限定在垂直方向vd上穿过电极层20和层间电介质层22的多个垂直沟道ch。虽然没有详细例示，但是每个垂直沟道ch可以包括沟道层和栅极电介质层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(b)之类的p型杂质。栅极电介质层可以具有围绕沟道层的外壁的茎管或圆柱形壳体的形状。栅极电介质层可以包括从沟道层的外壁顺序地层叠的隧道电介质层、电荷储存层和阻挡层。在一些实施
方式中，栅极电介质层可以具有其中顺序地层叠有氧化物层、氮化物层和氧化物层的ono(氧化物-氮化物-氧化物)层叠结构。源极选择晶体管可以配置在源极选择线ssl围绕垂直沟道ch的区或区域中。存储器单元可以配置在字线wl围绕垂直沟道ch的区或区域中。漏极选择晶体管可以被配置在漏极选择线dsl围绕垂直沟道ch的区或区域中。
50.可以在第一基板10上限定电介质层30，以覆盖交替地层叠的电极层20和层间电介质层22的顶表面和侧表面，并覆盖垂直沟道ch的侧表面。
51.多条位线bl可以设置在电介质层30和垂直沟道ch上方。位线bl可以在第二方向sd上延伸，并且可以在第一方向fd上布置。位线接触件blc可以限定在位线bl下方，以将位线bl和垂直沟道ch彼此联接。电介质层32可以限定在电介质层30上以覆盖位线bl。
52.逻辑结构p可以包括第二基板12和限定在第二基板12上的多个传输晶体管ptr。传输晶体管ptr可以设置在联接区域cnr中。每个传输晶体管ptr可以与对应的电极层20的焊盘部lp交叠。
53.可以在传输晶体管ptr上限定分别联接至传输晶体管ptr的接触件cnt1。下布线um1可以限定在接触件cnt1上并且可以分别联接至接触件cnt1。每个下布线um1可以在垂直方向vd上与对应的传输晶体管ptr交叠，并且可以通过接触件cnt1联接至对应的传输晶体管ptr的结区域。电介质层40可以限定在第二基板12上，以覆盖传输晶体管ptr、接触件cnt1和下布线um1。存储器结构c可以设置在电介质层40上。
54.多个接触件cnt2在垂直方向vd上穿过电极结构的台阶结构。每个接触件cnt2可以穿过对应的电极层20的焊盘部lp。每个接触件cnt2可以通过穿过台阶结构下方的第一基板10和电介质层40而联接至对应的下布线um1。每个接触件cnt2可以通过对应的下布线um1和接触件cnt1联接至传输晶体管ptr。
55.接触件cnt2可以包括导电材料。例如，接触件cnt2可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。在实施方式中，接触件cnt2可以在与电极层20相同的工艺步骤处形成，并且可以由与电极层20相同的材料形成。在另一实施方式中，接触件cnt2可以在与电极层20不同的工艺步骤处形成。在这种情况下，形成接触件cnt2的材料可以与形成电极层20的材料不同。
56.可以在每个接触件cnt2的外壁上限定侧壁导电层50，以将接触件cnt2和对应的电极层20的焊盘部lp联接。侧壁导电层50可以具有围绕每个接触件cnt2的上端部分的外壁的茎管或圆柱壳体的形状。侧壁导电层50可以包括导电材料。例如，侧壁导电层50可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。在实施方式中，侧壁导电层50可以在与电极层20相同的工艺步骤处形成，并且可以由与电极层20相同的材料形成。
57.可以在每个接触件cnt2的外壁上限定侧壁电介质层52，以将接触件cnt2与除相应电极层20之外的其它电极层20隔离。侧壁电介质层52可以具有围绕接触件cnt2的未被侧壁导电层50覆盖的下外壁的茎管或圆柱壳体的形状。侧壁电介质层52可以由氧化物形成。
58.图6是例示根据本公开的另一实施方式的存储器装置的表示的截面图。
59.参照图6，每个接触件cnt2的穿过对应的电极层20的焊盘部lp和在焊盘部lp上方的层间电介质层22的上端部分，与接触件cnt2的穿过电极结构的其余组件的其余部分相
比，可以具有增加的宽度。每个接触件cnt2的上端部分可以直接联接至对应的电极层20的焊盘部lp，并且可以省略上面参照图5描述的侧壁导电层50。
60.接触件cnt2可以在与电极层20相同的工艺步骤处形成，并且可以由与电极层20相同的材料形成。侧壁电介质层52可以形成为在接触件cnt2的具有增加的宽度的上端部分下方围绕接触件cnt2的外壁。侧壁电介质层52可以设置为将接触件cnt2与其它电极层20隔离。
61.图7是例示根据本公开的又一实施方式的存储器装置的表示的截面图。
62.参照图7，多个接触件cnt2可以分别联接至电极层20的焊盘部lp。多个接触件cnt2中的至少一个可以在垂直方向vd上穿过台阶结构，并且其余接触件cnt2可以不穿过台阶结构，并且可以在垂直方向vd上从台阶结构向上突出。穿过台阶结构的接触件cnt2可以被定义为第一接触件cnt21，并且在垂直方向vd上从台阶结构向上突出的接触件cnt2可以被定义为第二接触件cnt22。
63.第一接触件cnt21可以在垂直方向vd上穿过对应的电极层20的焊盘部lp。第一接触件cnt21可以通过穿过电极结构、第一基板10和电介质层40而联接至对应的下布线um1，并且可以通过对应的下布线um1和接触件cnt1联接至对应的传输晶体管ptr。侧壁导电层50可以限定在第一接触件cnt21的上端部分的外壁上，以将第一接触件cnt21联接至对应的电极层20的焊盘部lp。
64.每个第二接触件cnt22可以在垂直方向vd上从对应的电极层20的焊盘部lp向上突出。第二接触件cnt22的底端可以联接至对应的电极层20的焊盘部lp，并且第二接触件cnt22的顶端可以联接至限定于台阶结构上方的上布线tm。上布线tm可以与位线bl设置于同一层。上布线tm可以通过限定在外围区域pr中的接触件cnt3联接至对应的下布线um1，并且可以通过对应的下布线um1和接触件cnt1联接至对应的传输晶体管ptr。
65.第一接触件cnt21可以设置成比第二接触件cnt22更远离外围区域pr。第一接触件cnt21可以设置成比第二接触件cnt22更靠近单元区域car。第二接触件cnt22可以设置成比第一接触件cnt21更靠近外围区域pr。第二接触件cnt22可以设置成比第一接触件cnt21更远离单元区域car。
66.通过将第二接触件cnt22设置成比第一接触件cnt21更靠近外围区域pr，可以缩短联接第二接触件cnt22和外围区域pr的接触件cnt3的上布线tm的长度。
67.图8是例示根据本公开的又一实施方式的存储器装置的表示的截面图。
68.参照图8，存储器装置100可以包括外围晶圆pw和结合到外围晶圆pw上的单元晶圆cw。单元晶圆cw可以包括限定在第一基板10的底表面上的第一互连结构ims1。第一互连结构ims1可以包括多个下布线um2、多个接触件cnt4和多个第一接合焊盘pad1。穿过台阶结构的每个接触件cnt2可以联接至对应的下布线um2。下布线um2可以分别通过接触件cnt4联接至第一接合焊盘pad1。第一接合焊盘pad1可以暴露在第一互连结构ims1的背离第一互连结构ims1的与第一基板10接触的一个表面的另一表面上。第一互连结构ims1的另一表面可以构成单元晶圆cw的接合到外围晶圆pw的一个表面。每个第一接合焊盘pad1可以通过接触件cnt4和cnt2以及下布线um2联接至对应的电极层20的焊盘部lp。每个第一接合焊盘pad1可以在垂直方向vd上与对应的电极层20的焊盘部lp交叠。
69.外围晶圆pw可以包括第二基板12，限定在第二基板12的一个表面上的第二互连结
构ims2，以及限定在第二基板12的背离该一个表面的另一表面上的多个传输晶体管ptr。第二互连结构ims2可以包括多个下布线um3、多个接触件cnt5和多个第二接合焊盘pad2。第二接合焊盘pad2可以暴露在第二互连结构ims2的背离第二互连结构ims2的与第二基板12接触的一个表面的另一表面上。第二互连结构ims2的另一表面可以构成外围晶圆pw的接合到单元晶圆cw的一个表面。
70.接触件cnt5可以分别联接到第二接合焊盘pad2，并且可以分别着陆在下布线um3上。每个下布线um3可以通过接触件cnt6和cnt7以及布线um4联接至对应的传输晶体管ptr。图8中示出的实施方式表示其中传输晶体管ptr设置在第二基板12的背离上面限定有第二互连结构ims2的一个表面的另一表面上的情况，但是其它实施方式不限于此。例如，传输晶体管ptr和第二互连结构ims2二者可以设置在第二基板12的一个表面上，并且第二互连结构ims2可以设置在传输晶体管ptr上。
71.图9a至图9h是根据制造顺序辅助解释根据本公开的实施方式的用于制造存储器装置的方法的截面图的表示。
72.参照图9a，层间电介质层22和第一牺牲层24可以交替地层叠在限定有单元区域car、联接区域cnr和外围区域pr的第一基板10上，由此可以形成预层叠物ps。
73.可以在第一基板10下方限定电介质层50，并且可以在电介质层50中限定多个下布线um。在实施方式中，下布线um可以对应于图5所示的下布线um1，并且电介质层50可以对应于图5所示的电介质层40。在另一实施方式中，下布线um可以对应于图8所示的下布线um2，并且电介质层50可以对应于图8中示出的第一互连结构ims1中包括的电介质层。
74.层间电介质层22和第一牺牲层24可以由不同的材料形成。第一牺牲层24可以由相对于层间电介质层22具有蚀刻选择性的材料形成。例如，层间电介质层22可以由氧化物形成，并且第一牺牲层24可以由氮化物形成。
75.可以在预层叠物ps上形成掩模图案mp1，该掩模图案mp1暴露出外围区域pr并且覆盖单元区域car和联接区域cnr。可以使用第一掩模图案mp1作为蚀刻掩模通过焊盘蚀刻工艺来蚀刻预层叠物ps。焊盘蚀刻工艺的蚀刻厚度可以对应于层间电介质层22的垂直间距。层间电介质层22的垂直间距可以被定义为一个层间电介质层20的厚度与一个第一牺牲层24的厚度之和。
76.可以对第一掩模图案mp1执行修整工艺。即，可以对第一掩模图案mp1执行各向同性蚀刻。可以使用能够去除第一掩模图案mp1的蚀刻剂来执行修整工艺。因此，可以减小第一掩模图案mp1的高度和宽度。随着第一掩模图案mp1的宽度减小，由第一掩模图案mp1暴露的联接区域cnr的面积可以增加。焊盘蚀刻工艺和修整工艺可以构成用于在联接区域cnr中形成一个台阶的一个循环。
77.参照图9b，由于形成一个台阶的循环被重复多次，可以在联接区域cnr中的预层叠物ps中形成台阶结构。台阶结构可以具有分别对应于多个第一牺牲层24的多个台阶表面。第一掩模图案mp1可以由光致抗蚀剂形成，并且可以在形成台阶结构之后被去除。
78.参照图9c，可以在第一基板10和已经限定有台阶结构的预层叠物ps上形成具有使台阶结构的台阶表面暴露的多个开口的第二掩模图案mp2。通过使用第二掩模图案mp2作为蚀刻掩模的蚀刻工艺来蚀刻预层叠物ps、第一基板10和电介质层50，可以形成暴露出下布线um的接触孔h。尽管本实施方式例示了穿过所有台阶表面形成的接触孔h，但是本公开不
限于此。在其它实施方式中，穿过至少一个台阶表面形成接触孔h。
79.参照图9d，侧壁电介质层52可以形成在接触孔h的侧表面上。侧壁电介质层52可以由相对于第一牺牲层24具有蚀刻选择性的材料形成。例如，如果第一牺牲层24由氮化物形成，则侧壁电介质层52可以由氧化物形成。导电材料填充在接触孔h中，以形成联接至下布线um的多个接触件cnt2。
80.参照图9e，去除限定在接触件cnt2的上端部分的侧表面上的侧壁电介质层52。对于每个接触件cnt2，可以暴露出接触件的上端部分的侧表面以及最上的第一牺牲层24和层间电介质层22的侧表面。
81.参照图9f，第二牺牲层54可以填充在去除了侧壁电介质层52的空间中。第二牺牲层54可以由与第一牺牲层24具有相同或相似的蚀刻选择性的材料形成。例如，如果第一牺牲层24由氮化物形成，则第二牺牲层54也可以由氮化物形成。
82.可以在第一基板10上形成覆盖预层叠物ps、接触件cnt2和第二牺牲层54的电介质层30。电介质层30可以由相对于第一牺牲层24和第二牺牲层54具有蚀刻选择性的材料形成。例如，如果第一牺牲层24和第二牺牲层54由氮化物形成，则电介质层30可以由氧化物形成。
83.在单元区域car中，可以形成在垂直方向vd上穿过电介质层30和预层叠物ps的多个沟道孔，并且虽然未详细示出，但是栅极电介质层和沟道层顺序地形成在沟道孔中，可以限定多个垂直沟道ch。
84.参照图9g，可以去除第一牺牲层24和第二牺牲层54。为了去除第一牺牲层24和第二牺牲层54，可以执行使用能够去除第一牺牲层24和第二牺牲层54的蚀刻剂的湿法蚀刻工艺。
85.参照图9h，可以在去除了第一牺牲层24和第二牺牲层54的空间中填充导电材料。因此，可以用电极层20替换第一牺牲层24，可以用侧壁导电层50替换第二牺牲层54。导电材料可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如钛或钽)中的至少一种。
86.图10a至图10e是根据制造顺序辅助解释根据本公开的另一实施方式的用于制造存储器装置的方法的截面图的表示。
87.先前，如以上参照图9a至图9c所描述的，预层叠物ps可以形成为在第一基板10上交替地层叠的多个层间电介质层22和多个第一牺牲层24，并且在多次重复焊盘蚀刻工艺和修整工艺的同时，可以在预层叠物ps中形成台阶结构。通过从台阶结构的台阶表面蚀刻预层叠物ps、第一基板10和电介质层50，可以形成分别暴露出下布线um的多个接触孔(图9c的h)。
88.参照图10a，可以在接触孔(图9c的h)的侧表面上形成侧壁电介质层52。侧壁电介质层52可以由相对于第一牺牲层24具有蚀刻选择性的材料形成。例如，如果第一牺牲层24由氮化物形成，则侧壁电介质层52可以由氧化物形成。
89.牺牲柱60可以形成在接触孔h中。牺牲柱60可以由与第一牺牲层24具有相同或相似的蚀刻选择性的材料形成。例如，如果第一牺牲层24由氮化物形成，则牺牲柱60也可以由氮化物形成。
90.参照图10b，随着限定在牺牲柱60的上端部分的侧表面上的侧壁电介质层52被去
除，可以暴露出每个牺牲柱60的上端部分的侧表面和每个接触孔(图9c的h)所穿过的最上的第一牺牲层24和层间电介质层22的侧表面。
91.参照图10c，第二牺牲层54可以填充去除了侧壁电介质层52的空间。第二牺牲层54可以由与第一牺牲层24具有相同或相似的蚀刻选择性的材料形成。例如，如果第一牺牲层24由氮化物形成，则第二牺牲层54也可以由氮化物形成。
92.可以在第一基板10上形成覆盖预层叠物ps、牺牲柱60和第二牺牲层54的电介质层30。电介质层30可以由相对于第一牺牲层24、第二牺牲层54和牺牲柱60具有蚀刻选择性的材料形成。例如，如果第一牺牲层24、第二牺牲层54和牺牲柱60由氮化物形成，则电介质层30可以氧化物形成。
93.在单元区域car中，可以形成在垂直方向vd上穿过电介质层30和预层叠物ps的多个沟道孔，并且虽然未详细示出，但是栅极电介质层和沟道层顺序地形成在沟道孔中，可以限定多个垂直沟道ch。
94.参照图10d，可以去除第一牺牲层24、第二牺牲层54和牺牲柱60。为了去除第一牺牲层24、第二牺牲层54和牺牲柱60，可以执行使用能够去除第一牺牲层24、第二牺牲层54和牺牲柱60的蚀刻剂的湿法蚀刻工艺。
95.参照图10e，导电材料可以填充在去除了第一牺牲层24、第二牺牲层54和牺牲柱60的空间中。因此，可以用电极层20替换第一牺牲层24，可以用可以直接联接至相应电极层20的接触件cnt2替换第二牺牲层54和牺牲柱60。
96.在下文中，将描述根据本公开的实施方式的效果。
97.图11是例示与本公开有关的存储器装置的表示的截面图。
98.参照图11，在联接区域cnr中，每个接触件cnt2可以在垂直方向vd上从电极层20的焊盘部lp向上延伸，并且可以联接至相应的上布线tm。每个上布线tm可以从对应的接触件cnt2路由到外围区域pr，并且可以联接至限定在外围区域pr中的接触件cnt3。以这种方式，每个上布线tm可以通过接触件cnt3和cnt1以及下布线um1联接至对应的传输晶体管ptr。
99.上布线tm的数量可以与电极层20的数量基本相同。如果电极层20的数量随着集成度而增加，则上布线tm的数量也将增加。因此，大量的上布线tm设置在有限的面积内以形成瓶颈，并且难以将每个上布线tm路由到外围区域pr并且同时避开其它上布线tm。
100.为了适当地使接触件cnt2着陆，电极层20的焊盘部lp的宽度应具有最小的预定尺寸。因此，联接限定在电极层20的焊盘部lp上的接触件cnt2和外围区域pr的接触件cnt3的上布线tm之间的长度变化可能很大。由于上布线tm之间的这种长度偏差，联接电极层20和传输晶体管ptr的路由路径之间的负载差异可能增加，从而劣化了存储器装置的操作特性和可靠性。
101.从以上描述中显而易见的是，根据本公开的实施方式，可以提供在垂直方向上穿过电极层的焊盘部并由此联接电极层和传输晶体管的接触件。因此，可以简化联接电极层和传输晶体管的布线结构，并且可以减小设置布线所需的面积。另外，因为可以减小联接电极层和传输晶体管的路由路径之间的长度差异，所以可以提高路由路径之间的负载均匀性，从而有助于提高存储器装置的操作特性和可靠性。另外，能够使电极层上方的上布线层的不用作设置联接电极层和传输晶体管的布线的部分可用于其它线，并且可以有助于增加设置在上布线层中的其它布线的裕度。
102.图12是示意性地例示根据本公开的实施方式的包括存储器装置的存储器系统的框图。
103.参照图12，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
104.非易失性存储器装置610可以由上述存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(nvm装置)610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(ssd)。sram 621用作处理单元(cpu)622的工作存储器。主机接口(主机i/f)623包括与存储器系统600联接的主机的数据交换协议。
105.纠错码块(ecc)624检测并纠正从非易失性存储器装置610读取的数据中所包括的错误。
106.存储器接口(存储器i/f)625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的总体控制操作。
107.尽管附图中未示出，但是对于与实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以附加地设置有rom，该rom存储用于与主机接口连接的代码数据。非易失性存储器装置610可以被提供为由多个闪存芯片组成的多芯片封装件。
108.如上所述，根据本实施方式的存储器系统600可以被提供为发生错误概率低的高可靠性的储存介质。具体而言，本实施方式的非易失性存储器装置可以包括在诸如正在积极研究的固态盘(ssd)的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如usb(通用串行总线)协议、mmc(多媒体卡)协议、pci-e(外围组件互连快速)协议、sata(串行高级技术附件)协议、pata(并行高级技术附件)协议、scsi(小型计算机系统接口)协议、esdi(增强型小型磁盘接口)协议和ide(集成驱动电子设备)协议之类的各种接口协议中的一种与外部(例如，主机)进行通信。
109.图13是示意性地例示根据本公开的实施方式的包括存储器装置的计算系统的框图。
110.参照图13，根据实施方式的计算系统700可以包括电联接至系统总线760的存储器系统710、微处理器(cpu)720、ram 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加设置有应用芯片组、相机图像处理器(cis)、移动dram等。存储器系统710可以配置例如使用非易失性存储器来存储数据的ssd(固态驱动器/盘)。否则，存储器系统710可以设置为融合闪存(例如，onenand闪存)。
111.尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替代。因此，以上和附图中所公开的实施方式应仅在描述性意义上考虑，并非为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。可以结合所附权利要求书来解释本公开的精神和范围，并且本发明的精神和范围可以涵盖落入所附权利要求书的范围内的所有等同形式。
112.相关申请的交叉引用
113.本技术要求于2020年5月25日向韩国知识产权局提交的韩国专利申请no.10-2020-0062261的优先权，其全部内容通过引用合并于此。