半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
3.鳍式场效应晶体管(fin field-effect transistor，finfet)的栅极成类似鱼鳍的叉状3d架构。finfet的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
4.此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂区。
5.为了防止不同晶体管的源漏掺杂区相互连接，需要在鳍部中形成隔离层，同时为了减小隔离层的面积，提高所形成半导体结构的集成度。现有技术引入了sdb(single diffusion break)技术。
6.然而，现有方法在形成半导体结构的过程中仍存在诸多问题。


技术实现要素：

7.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效提升最终形成的半导体结构的性能。
8.为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括沿第一方向排布的隔离区和多个器件区，所述隔离区位于相邻所述器件区之间，所述隔离区包括沿第二方向排布的第一区和第二区，所述第二方向与所述第一方向垂直；位于所述器件区上的若干第一鳍部和若干第二鳍部，若干所述第一鳍部和若干所述第二鳍部均平行于所述第一方向且沿所述第二方向排列，所述第一鳍部还横跨于所述隔离区上，所述第二鳍部内具有位于所述隔离区上的隔离开口，所述隔离开口沿所述第二方向贯穿所述第二鳍部；位于所述隔离区上形成若干第一栅极结构，所述第一栅极结构沿所述第二方向横跨于所述第一鳍部上和所述第二鳍部上；位于所述第一区上的第一开口，所述第一开口还位于相邻的所述第一栅极结构之间，且所述第一开口的底部表面低于所述第一鳍部的顶部表面；位于所述第一开口内的隔离结构。
9.可选的，还包括：位于所述器件区上的若干第二栅极结构，所述第二栅极结构沿所述第二方向横跨于所述第一鳍部上和所述第二鳍部上。
10.可选的，还包括：位于所述第一鳍部内的若干第一源漏掺杂层，所述第一源漏掺杂
层位于相邻的所述第二栅极结构之间、或相邻的所述第一栅极结构和所述第二栅极结构之间，且所述第一源漏掺杂层内具有第一源漏离子；在所述第二鳍部内形成若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第二栅极结构之间或相邻的所述第一栅极结构和所述第二栅极结构之间，且所述第二源漏掺杂层内具有第二源漏离子。
11.可选的，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括n型离子或p型离子；所述第二源漏离子包括p型离子或n型离子。
12.可选的，还包括：位于所述第一源漏掺杂层上的第一导电层以及位于所述第一导电层上的第一保护层；位于所述第二源漏掺杂层上的第二导电层以及位于所述第二导电层上的第二保护层。
13.可选的，所述隔离结构的材料包括氮化硅。
14.可选的，还包括：位于所述衬底上的介质层，所述介质层覆盖所述第一栅极结构和所述第二栅极结构的侧壁。
15.可选的，还包括：位于所述衬底上的隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表面低于所述第一鳍部和所述第二鳍部的顶部表面。
16.相应的，本发明还提供了一种半导体结构形成的方法，包括：提供衬底，所述衬底包括沿第一方向排布的隔离区和多个器件区，所述隔离区位于相邻所述器件区之间，所述隔离区包括沿第二方向排布的第一区和第二区，所述第二方向与所述第一方向垂直；在所述器件区上形成若干第一鳍部和若干第二鳍部，若干所述第一鳍部和若干所述第二鳍部均平行于所述第一方向且沿所述第二方向排列，所述第一鳍部还横跨于所述隔离区上，所述第二鳍部内具有位于所述隔离区上的隔离开口，所述隔离开口沿所述第二方向贯穿所述第二鳍部；在所述隔离区上形成若干第一栅极结构，所述第一栅极结构沿所述第二方向横跨于所述第一鳍部上和所述第二鳍部上；在所述第一区上形成第一开口，所述第一开口还位于相邻的所述第一栅极结构之间，且所述第一开口的底部表面低于所述第一鳍部的顶部表面；在所述第一开口内形成隔离结构。
17.可选的，在形成所述第一栅极结构的过程中，还包括：在所述器件区上形成若干第二栅极结构，所述第二栅极结构沿所述第二方向横跨于所述第一鳍部上和所述第二鳍部上。
18.可选的，在形成所述第一栅极结构和所述第二栅极结构之前，还包括：在所述第一鳍部内形成若干第一源漏掺杂层，所述第一源漏掺杂层位于相邻的所述第一栅极结构之间、或相邻的所述第二栅极结构之间、或相邻的所述第一栅极结构和所述第二栅极结构之间，且所述第一源漏掺杂层内具有第一源漏离子；在所述第二鳍部内形成若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第二栅极结构之间、或相邻的所述第一栅极结构和所述第二栅极结构之间，且所述第二源漏掺杂层内具有第二源漏离子。
19.可选的，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括n型离子或p型离子；所述第二源漏离子包括p型离子或n型离子。
20.可选的，在形成所述第一源漏掺杂层和所述第二源漏掺杂层之前，还包括：在所述隔离区上形成若干第一伪栅结构，所述第一伪栅结构横跨所述第一鳍部和所述第二鳍部；在所述器件区上形成若干第二伪栅结构，所述第二伪栅结构横跨所述第一鳍部和所述第二
鳍部。
21.可选的，所述第一源漏掺杂层和所述第二源漏掺杂层的形成方法包括：以所述第一伪栅结构和所述第二伪栅结构为掩膜刻蚀所述第一鳍部，在所述第一鳍部内形成若干第一源漏开口；以所述第一伪栅结构和所述第二伪栅结构为掩膜刻蚀所述第二鳍部，在所述第二鳍部内形成若干第二源漏开口；在所述第一源漏开口内形成所述第一源漏掺杂层；在所述第二源漏开口内形成所述第二源漏掺杂层。
22.可选的，在所述第一源漏开口内形成所述第一源漏掺杂层的方法包括：采用外延生长工艺在所述第一源漏开口内形成第一外延层；在形成所述第一外延层过程中采用原位掺杂工艺在所述第一外延层内掺入所述第一源漏离子，形成所述第一源漏掺杂层。
23.可选的，在所述第二源漏开口内形成所述第二源漏掺杂层的方法包括：采用外延生长工艺在所述第二源漏开口内形成第二外延层；在形成所述第二外延层过程中采用原位掺杂工艺在所述第二外延层内掺入所述第二源漏离子，形成所述第二源漏掺杂层。
24.可选的，在形成所述第一源漏掺杂层和所述第二源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述第一栅极结构和所述第二栅极结构的侧壁。
25.可选的，所述介质层的形成方法包括：在所述衬底上形成初始介质层，所述初始介质层覆盖所述第一源漏掺杂层、第二源漏掺杂层、第一伪栅结构以及第二伪栅结构；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面为止，形成所述介质层。
26.可选的，所述第一栅极结构和所述第二栅极结构的形成方法包括：去除所述第一伪栅结构，在所述介质层内形成第一栅极开口；在所述第一栅极开口内形成所述第一栅极结构；去除所述第二伪栅结构，在所述介质层内形成第二栅极开口；在所述第二栅极开口内形成所述第二栅极结构。
27.可选的，在形成所述第一开口之前，还包括：去除位于所述第一源漏掺杂层上的部分介质层、以及部分所述第一源漏掺杂层，形成第一导电开口；去除位于所述第二源漏掺杂层上的部分介质层、以及部分所述第二源漏掺杂层，形成第二导电开口；在所述第一导电开口内形成第一导电层以及位于所述第一导电层上的第一保护层；在所述第二导电开口内形成第二导电层以及位于所述第二导电层上的第二保护层。
28.可选的，所述第一开口的形成方法包括：去除位于所述第一区上的第一保护层、第一导电层以及第一鳍部，在相邻的所述第一栅极结构以及第一鳍部内形成所述第一开口。
29.可选的，所述隔离结构的形成方法包括：在所述第一开口内、以及所述第一栅极结构和所述介质层上形成初始隔离结构；对所述初始隔离结构进行平坦化处理，直至暴露出所述第一栅极结构和所述介质层的顶部表面为止，在所述第一开口内形成所述隔离结构。
30.可选的，所述隔离结构的材料包括氮化硅。
31.可选的，所述第二鳍部的形成方法包括：在所述衬底上形成若干沿所述第二方向平行排布的初始第二鳍部；在所述衬底上形成暴露出部分所述初始第二鳍部的图形化层；以所述图形化层为掩膜刻蚀所述初始第二鳍部，直至暴露出所述衬底的顶部表面为止，形成所述第二鳍部。
32.可选的，在形成所述第一鳍部和所述第二鳍部之后，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部和所述第二鳍部的部分侧壁，且所述隔离层的顶部表
面低于所述第一鳍部和所述第二鳍部的顶部表面。
33.与现有技术相比，本发明的技术方案具有以下优点：
34.本发明的技术方案的结构中，位于所述隔离区上的若干第一栅极结构，所述第一栅极结构横跨所述第二鳍部，通过所述第一栅极结构为所述第二鳍部提供应力需求；位于所述第一区上的第一开口，所述第一开口还位于相邻的所述第一栅极结构之间、以及所述第一鳍部内；位于所述第一开口内的隔离结构，通过所述隔离结构为所述第一鳍部提供应力需求。利用不同步骤形成所述第一栅极结构和所述隔离结构，使得最终所述第一鳍部和所述第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
35.本发明的技术方案的形成方法中，在所述隔离区上形成若干第一栅极结构，所述第一栅极结构横跨所述第二鳍部，通过所述第一栅极结构为所述第二鳍部提供应力需求；在所述第一区上形成第一开口，所述第一开口位于相邻的所述第一栅极结构之间、以及所述第一鳍部内，在所述第一开口内形成隔离结构，通过所述隔离结构为所述第一鳍部提供应力需求。利用不同步骤形成所述第一栅极结构和所述隔离结构，使得最终所述第一鳍部和所述第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
附图说明
36.图1至图3是一种半导体结构的结构示意图；
37.图4至图21是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
38.正如背景技术所述，现有方法在形成半导体结构的过程中仍存在诸多问题。以下将结合附图进行具体说明。
39.请参考图1至图3，图1是省略介质层和隔离层的半导体结构俯视图，图2是图1沿a-a方向的截面示意图，图3是图1沿b-b方向的截面示意图；一种半导体结构，包括衬底100，所述衬底100包括沿第一方向x排布的隔离区b1、第一器件区a1和第二器件区a2，所述隔离区b1位于所述第一器件区a1和所述第二器件区a2之间；位于所述衬底100上的若干第一鳍部101和若干第二鳍部102，所述第一鳍部101和所述第二鳍部102沿第二方向y排布，所述第一方向x与所述第二方向y垂直，所述第一鳍部101自所述第一器件区a1上横跨所述隔离区b1并延伸至所述第二器件区a2上，所述第二鳍部102内具有隔离开口103，所述隔离开口103沿所述第二方向y贯穿所述第二鳍部102，且所述隔离开口103位于所述隔离区b1上；位于所述第一器件区a1和所述第二器件区a2上形成若干栅极结构104，所述栅极结构104横跨所述第一鳍部101和所述第二鳍部102；位于所述衬底100上的介质层105，所述介质层105覆盖所述栅极结构104的侧壁；位于所述介质层105内的第一开口(未标示)，所述第一开口沿所述第二方向y延伸，且所述第一开口暴露出所述第一鳍部101的部分侧壁和顶部表面；位于所述介质层105内的第二开口(未标示)，所述第二开口沿所述第二方向y延伸，且所述第二开口暴露出第二鳍部102的部分侧壁和顶部表面；位于所述第一开口内的第一隔离结构106；位于所述第二开口内的第二隔离结构107。
40.在本实施例中，通过形成所述第一隔离结构106和所述第二隔离结构107，能够有效的防止所述第一鳍部101内形成的第一源漏掺杂层之间发生的短接、以及所述第二鳍部102内形成的第二源漏掺杂层之间发生短接的问题，起到隔离效果。
41.在本实施例中，所述第一鳍部101用于形成pmos晶体管结构，所述第二鳍部102用于形成nmos晶体管结构，由于pmos晶体管结构和nmos晶体管结构对鳍部的应力要求不同，pmos晶体管结构需要所述第一鳍部101提供压应力，所述压应力通过所述第一隔离结构106作用所述第一鳍部101产生，而nmos晶体管结构需要所述第二鳍部102提供拉应力，所述拉应力通过所述第二隔离结构107作用所述第二鳍部102产生。
42.由于拉应力和压应力为两种不同的应力类型，因此对应的所述第一隔离结构106与所述第二隔离结构107的结构形态也需要不同。然而，在本实施例中，所述第一隔离结构和所述第二隔离结构采用全局工艺同时形成，因此，所述第一隔离结构和所述第二隔离结构的结构形态相同，进而由所述第一隔离结构和所述第二隔离结构所产生的应力类型只能够满足一种类型mos晶体管结构的需求，进而使得最终形成的半导体结构的性能降低。
43.在此基础上，本发明提供一种半导体结构及其形成方法，在所述隔离区上形成若干第一栅极结构，所述第一栅极结构横跨所述第二鳍部，通过所述第一栅极结构为所述第二鳍部提供应力需求；在所述第一区上形成第一开口，所述第一开口位于相邻的所述第一栅极结构之间、以及所述第一鳍部内，在所述第一开口内形成隔离结构，通过所述隔离结构为所述第一鳍部提供应力需求；在所述第二区上形成第二栅极结构，所述第一栅极结构横跨于所述第二鳍部上，通过所述第一栅极结构为所述第二鳍部提供应力需求。通过不同步骤形成所述第一栅极结构和所述隔离结构，使得最终所述第一鳍部和所述第二鳍部能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
44.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
45.图4至图21是本发明实施例的一种半导体结构的形成过程的结构示意图。
46.请参考图4，提供衬底200，所述衬底200包括沿第一方向x排布的隔离区b1和多个器件区a1，所述隔离区b1位于相邻所述器件区a1之间，所述隔离区b1包括沿第二方向y排布的第一区i和第二区ii，所述第二方向y与所述第一方向x垂直。
47.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
48.请参考图5至图7，图5半导体结构俯视图，图6是图5沿c-c方向的截面示意图，图7是图5沿d-d方向的截面示意图，在所述器件区a1上形成若干第一鳍部201和若干第二鳍部202，若干所述第一鳍部201和若干所述第二鳍部202均平行于所述第一方向x且沿所述第二方向y排列，所述第一鳍部201还横跨于所述隔离区b1上，所述第二鳍部202内具有位于所述隔离区b1上的隔离开口203，所述隔离开口203沿所述第二方向y贯穿所述第二鳍部202。
49.在本实施例中，所述第二鳍部202的形成方法包括：在所述衬底200上形成若干沿所述第二方向y平行排布的初始第二鳍部(未图示)；在所述衬底200上形成暴露出部分所述初始第二鳍部的图形化层(未图示)；以所述图形化层为掩膜刻蚀所述初始第二鳍部，直至暴露出所述衬底200的顶部表面为止，形成所述第二鳍部202。
50.在本实施例中，所述第一鳍部201和所述第二鳍部202的材料为硅；在其他的实施例中，所述第一鳍部和所述第二鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
51.请参考图8和图9，图8和图6视图方向一致，图9和图7视图方向一致，在形成所述第一鳍部201和所述第二鳍部202之后，在所述衬底200上形成隔离层204，所述隔离层204覆盖所述第一鳍部201和所述第二鳍部202的部分侧壁，且所述隔离层204的顶部表面低于所述第一鳍部201和所述第二鳍部202的顶部表面。
52.在本实施例中，所述隔离层204的形成方法包括：在所述衬底200上形成初始隔离层(未图示)；刻蚀去除部分所述初始隔离层，形成所述隔离层204，所述隔离层204顶部表面低于所述第一鳍部201和所述第二鳍部202顶部表面。
53.所述隔离层204的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层204的材料采用氧化硅。
54.在形成所述隔离层204之后，还包括：在所述隔离区b1上形成若干第一栅极结构，所述第一栅极结构沿所述第二方向y横跨于所述第一鳍部201上和所述第二鳍部202上；在所述器件区a1上形成若干第二栅极结构，所述第二栅极结构沿所述第二方向y横跨于所述第一鳍部201上和所述第二鳍部202上；在所述第一鳍部201内形成若干第一源漏掺杂层，所述第一源漏掺杂层位于相邻的所述第一栅极结构之间、或相邻的所述第二栅极结构之间、或相邻的所述第一栅极结构和所述第二栅极结构之间，且所述第一源漏掺杂层内具有第一源漏离子；在所述第二鳍部202内形成若干第二源漏掺杂层，所述第二源漏掺杂层位于相邻的所述第二栅极结构之间、或相邻的所述第一栅极结构和所述第二栅极结构之间，且所述第二源漏掺杂层内具有第二源漏离子。具体形成过程请参考图10至图17。
55.请参考图10和图11，图10和图8视图方向一致，图11和图9视图方向一致，在所述隔离区b1上形成若干第一伪栅结构205，所述第一伪栅结构205横跨所述第一鳍部201和所述第二鳍部202；在所述器件区a1上形成若干第二伪栅结构206，所述第二伪栅结构206横跨所述第一鳍部201和所述第二鳍部202。
56.在本实施例中，所述第一伪栅结构205的形成方法包括：在所述隔离层204上形成第一伪栅介质层(未标示)；在所述第一伪栅介质层上形成第一伪栅层(未标示)；在所述第一伪栅层和所述第一伪栅介质层的侧壁形成第一侧墙(未标示)。
57.在本实施例中，所述第一伪栅介质层的材料采用氧化硅；在其他实施例中，所述第一伪栅介质层材料还可以采用氮氧化硅。
58.在本实施例中，所述第一伪栅层的材料采用多晶硅。
59.在本实施例中，所述第二伪栅结构206的形成方法包括：在所述隔离层204上形成第二伪栅介质层(未标示)；在所述第二伪栅介质层上形成第二伪栅层(未标示)；在所述第二伪栅层和所述第二伪栅介质层的侧壁形成第二侧墙(未标示)。
60.在本实施例中，所述第二伪栅介质层的材料与所述第一伪栅介质层的材料相同，且所述第二伪栅层的材料与所述第一伪栅层的材料也相同。
61.在本实施例中，所述第一伪栅结构205和所述第二伪栅结构206同时形成，通过全局工艺同时形成所述第一伪栅结构205和所述第二伪栅结构206，能够有效提升生产效率。
62.请参考图12和图13，以所述第一伪栅结构205和所述第二伪栅结构206为掩膜刻蚀
所述第一鳍部201，在所述第一鳍部201内形成若干第一源漏开口(未标示)；以所述第一伪栅结构205和所述第二伪栅结构206为掩膜刻蚀所述第二鳍部202，在所述第二鳍部202内形成若干第二源漏开口(未标示)；在所述第一源漏开口内形成所述第一源漏掺杂层207；在所述第二源漏开口内形成所述第二源漏掺杂层208。
63.在本实施例中，在所述第一源漏开口内形成所述第一源漏掺杂层207的方法包括：采用外延生长工艺在所述第一源漏开口内形成第一外延层(未标示)；在所述外延生长过程中对所述第一外延层进行原位掺杂，在所述第一外延层内掺入第一源漏离子，形成所述第一源漏掺杂层207。
64.在本实施例中，在所述第二源漏开口内形成所述第二源漏掺杂层208的方法包括：采用外延生长工艺在所述第二源漏开口内形成第二外延层(未标示)；在所述外延生长过程中对所述第二外延层进行原位掺杂，在所述第二外延层内掺入第二源漏离子，形成所述第二源漏掺杂层208。
65.在本实施例中，所述第一源漏离子与所述第二源漏离子的电学类型不同；所述第一源漏离子采用p型离子，所述第二源漏离子采用n型离子。在其他实施例中，所述第一源漏离子还可以采用n型离子，所述第二源漏离子采用p型离子。
66.请参考图14和图15，在形成所述第一源漏掺杂层207和所述第二源漏掺杂层208之后，在所述衬底200上形成介质层209，所述介质层209覆盖所述第一伪栅结构205和所述第二伪栅结构206的侧壁。
67.在本实施例中，所述介质层209的形成方法包括：在所述衬底200上形成初始介质层(未图示)，所述初始介质层覆盖所述第一源漏掺杂层207、第二源漏掺杂层208、第一伪栅结构205以及第二伪栅结构206；对所述初始介质层进行平坦化处理，直至暴露出所述第一伪栅结构205和所述第二伪栅结构206的顶部表面为止，形成所述介质层209。
68.在本实施例中，所述介质层209的材料采用氧化硅；在其他实施例中，所述介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
69.请参考图16和图17，去除所述第一伪栅结构205，在所述介质层209内形成第一栅极开口(未标示)；在所述第一栅极开口内形成所述第一栅极结构210；去除所述第二伪栅结构206，在所述介质层205内形成第二栅极开口(未标示)；在所述第二栅极开口内形成所述第二栅极结构211。
70.在本实施例中，具体去除所述第一伪栅结构205的第一伪栅介质层和第一伪栅层；所述第二伪栅结构206的第二伪栅介质层和第二伪栅层。
71.在本实施例中，所述第一栅极结构210包括：第一栅介质层(未标示)、位于所述第一栅介质层上的第一栅极层(未标示)、以及位于所述第一栅极层上的第一栅极保护层(未标示)；所述第二栅极结构211包括：第二栅介质层(未标示)、位于所述第二栅介质层上的第二栅极层(未标示)、以及位于所述第二栅极层上的第二栅极保护层(未标示)。
72.在本实施例中，所述第一栅介质层和所述第二栅介质层的材料包括高k介质材料。
73.所述第一栅极层和所述第二栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述第一栅极层和所述第二栅极层的材料采用钨。
74.在本实施例中，所述第一栅极保护层和所述第二栅极保护层的材料采用氮化硅。
75.请参考图18和图19，在形成所述第一栅极结构210和所述第二栅极结构211之后，去除位于所述第一源漏掺杂层207上的部分介质层209、以及部分所述第一源漏掺杂层207，形成第一导电开口(未标示)；去除位于所述第二源漏掺杂层208上的部分介质层209、以及部分所述第二源漏掺杂层208，形成第二导电开口(未标示)；在所述第一导电开口内形成第一导电层212以及位于所述第一导电层212上的第一保护层213；在所述第二导电开口内形成第二导电层214以及位于所述第二导电层214上的第二保护层215。
76.所述第一导电层212和所述第二导电层214的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述第一导电层214和所述第二导电层215的材料采用钴。
77.请参考图20，在所述第一区i上形成第一开口216，所述第一开口216还位于相邻的所述第一栅极结构210之间，且所述第一开口216的底部表面低于所述第一鳍部201的顶部表面。
78.在本实施例中，去除位于所述第一区i上的第一保护层213、第一导电层212以及第一鳍部201，在相邻的所述第一栅极结构210以及第一鳍部201内形成所述第一开口216。
79.请参考图21，在所述第一开口216内形成隔离结构217。
80.在本实施例中，所述隔离结构217的形成方法包括：在所述第一开口216内、以及所述第一栅极结构210和所述介质层209上形成初始隔离结构(未图示)；对所述初始隔离结构进行平坦化处理，直至暴露出所述第一栅极结构210和所述介质层209的顶部表面为止，在所述第一开口216内形成所述隔离结构217。
81.在本实施例中，所述隔离结构217的材料包括氮化硅。
82.在本实施例中，在所述隔离区b1上形成若干第一栅极结构210，所述第一栅极结构210横跨所述第二鳍部202，通过所述第一栅极结构210为所述第二鳍部202提供应力需求；在所述第一区i上形成第一开口216，所述第一开口216位于相邻的所述第一栅极结构210之间、以及所述第一鳍部201内，在所述第一开口216内形成隔离结构217，通过所述隔离结构217为所述第一鳍部201提供应力需求。利用不同步骤形成所述第一栅极结构210和所述隔离结构217，使得最终所述第一鳍部201和所述第二鳍部202能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
83.相应的，本发明实施例中，还提供了一种半导体结构，请继续参考图21，包括：衬底200，所述衬底200包括沿第一方向x排布的隔离区b1和多个器件区a1，所述隔离区b1位于相邻所述器件区a1之间，所述隔离区b1包括沿第二方向y排布的第一区i和第二区ii，所述第二方向y与所述第一方向x垂直；位于所述器件区a1上的若干第一鳍部201和若干第二鳍部202，若干所述第一鳍部201和若干所述第二鳍部202均平行于所述第一方向x且沿所述第二方向y排列，所述第一鳍部201还横跨于所述隔离区b1上，所述第二鳍部202内具有位于所述隔离区b1上的隔离开口203，所述隔离开口203沿所述第二方向y贯穿所述第二鳍部202；位于所述隔离区b1上形成若干第一栅极结构210，所述第一栅极结构210沿所述第二方向y横跨于所述第一鳍部201上和所述第二鳍部202上；位于所述第一区i上的第一开口216，所述第一开口216还位于相邻的所述第一栅极结构210之间，且所述第一开口216的底部表面低于所述第一鳍部201的顶部表面；位于所述第一开口216内的隔离结构217。
84.在本实施例中，位于所述隔离区b1上的若干第一栅极结构210，所述第一栅极结构
210横跨所述第二鳍部202，通过所述第一栅极结构210为所述第二鳍部202提供应力需求；位于所述第一区i上的第一开口216，所述第一开口216还位于相邻的所述第一栅极结构210之间、以及所述第一鳍部201内；位于所述第一开口216内的隔离结构217，通过所述隔离结构217为所述第一鳍部201提供应力需求。利用不同步骤形成所述第一栅极结构210和所述隔离结构217，使得最终所述第一鳍部201和所述第二鳍部202能够产生不同类型的应力，以满足不同类型晶体管的需求，进而提升最终形成的半导体结构的性能。
85.在本实施例中，还包括：位于所述器件区a1上的若干第二栅极结构211，所述第二栅极结构211沿所述第二方向y横跨于所述第一鳍部201上和所述第二鳍部202上。
86.在本实施例中，还包括：位于所述第一鳍部201内的若干第一源漏掺杂层207，所述第一源漏掺杂层207位于相邻的所述第二栅极结构211之间、或相邻的所述第一栅极结构210和所述第二栅极结构211之间，且所述第一源漏掺杂层207内具有第一源漏离子；在所述第二鳍部202内形成若干第二源漏掺杂层208，所述第二源漏掺杂层208位于相邻的所述第二栅极结构211之间或相邻的所述第一栅极结构210和所述第二栅极结构211之间，且所述第二源漏掺杂层208内具有第二源漏离子。
87.在本实施例中，所述第一源漏离子与所述第二源漏离子电学类型不同；所述第一源漏离子包括n型离子或p型离子；所述第二源漏离子包括p型离子或n型离子。
88.在本实施例中，还包括：位于所述第一源漏掺杂层208上的第一导电层212以及位于所述第一导电层212上的第一保护层213；位于所述第二源漏掺杂层208上的第二导电层214以及位于所述第二导电层214上的第二保护层215。
89.在本实施例中，所述隔离结构217的材料包括氮化硅。
90.在本实施例中，还包括：位于所述衬底200上的介质层209，所述介质层209覆盖所述第一栅极结构210和所述第二栅极结构211的侧壁。
91.在本实施例中，还包括：位于所述衬底200上的隔离层204，所述隔离层204覆盖所述第一鳍部201和所述第二鳍部202的部分侧壁，且所述隔离层204的顶部表面低于所述第一鳍部201和所述第二鳍部202的顶部表面。
92.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。