包括存储节点电极的半导体器件及制造半导体器件的方法与流程

包括存储节点电极的半导体器件及制造半导体器件的方法
1.相关申请的交叉引用
2.本申请要求于2019年12月31日在韩国知识产权局递交的韩国专利申请no.10-2019-0179040的优先权，其公开内容通过引用整体并入本文中。
技术领域
3.与示例实施例一致的装置和方法涉及包括具有阶梯的存储节点电极的半导体器件和/或制造该半导体器件的方法。


背景技术：

4.随着半导体器件的集成度增加和越来越小型化，动态随机存取存储器(dram)器件的电容器的纵横比增加，从而在有限的区域中提供高电容。因此，正在开发用于垂直堆叠存储节点电极以增加电容的双存储节点电极技术。
5.半导体器件包括支撑图案，因此，支撑具有高纵横比的存储节点电极从而使其不掉落。然而，在双存储节点电极中，当设置在上部的顶部存储节点电极相对于设置在下部的底部存储节点电极未对准时，顶部存储节点电极延伸到支撑图案的开口区域，并且可能会导致电容器的可靠性错误。而且，可能会发生顶部存储节点电极与多个底部存储节点电极接触的不良连接。


技术实现要素：

6.本发明构思的一些示例实施例针对包括具有增强的可靠性的双存储节点电极的半导体器件。
7.另外，本发明构思的一些示例实施例涉及一种具有增强的可靠性的包括双存储节点电极的半导体器件的制造方法。
8.根据本发明构思的实施例的半导体器件可以包括：衬底；衬底上的底部子电极；底部子电极上的顶部子电极；介电层，覆盖底部子电极和顶部子电极；以及介电层上的板电极。底部子电极的区域可以包括凹陷。顶部子电极可以包括从其侧表面延伸的阶梯。顶部子电极的阶梯可以与底部子电极和顶部子电极的内部相邻。顶部子电极可以包括：下部，位于比顶部子电极的阶梯低的高度；以及上部，位于比顶部子电极的阶梯高的高度。顶部子电极的下部的最大宽度可以比顶部子电极的上部的最小宽度窄。顶部子电极的下部的最大宽度可以比底部子电极的顶端的宽度窄。顶部子电极可以与底部子电极的包括凹陷的区域相邻。
9.根据本发明构思的实施例的半导体器件可以包括：衬底；衬底上的存储节点电极；介电层，覆盖存储节点电极的表面；介电层上的板电极；以及支撑图案，覆盖存储节点电极的侧表面的一部分。存储节点电极可以包括底部子电极和该底部子电极上的顶部子电极。顶部子电极可以在其与底部子电极相邻的侧表面中包括阶梯。底部子电极可以在其与顶部子电极相邻的侧表面中包括凹陷。支撑图案可以包括下支撑图案，该下支撑图案与底部子
电极的凹陷接触。
10.一种制造半导体器件的方法，可以包括：在衬底上形成底部子电极；形成下支撑图案，该下支撑图案覆盖底部子电极的侧表面的一部分；形成覆盖下支撑图案的顶表面和底部子电极的顶表面的蚀刻停止层，该蚀刻停止层包括填充部分，该填充部分延伸到比下支撑图案的底端低的高度；在蚀刻停止层上形成模具层；使蚀刻停止层和模具层平坦化；在蚀刻停止层上形成顶部模具结构；形成穿过蚀刻停止层和顶部模具结构的顶部存储节点电极孔，该顶部存储节点电极孔暴露底部子电极的顶面；形成填充顶部存储节点电极孔的顶部子电极，该顶部子电极包括阶梯，该阶梯在朝顶部子电极内部的方向上延伸；以及去除蚀刻停止层。
附图说明
11.图1是示出了根据实施例的半导体器件的上支撑图案70以及存储节点电极40和80的平面图。
12.图2是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
13.图3a和图3b是根据实施例的图2的区域p1的放大横截面图。
14.图3c是根据实施例的图2的区域p2的放大横截面图。
15.图4是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
16.图5和图6是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
17.图7是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的横截面图。
18.图8是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
19.图9至图25是用于描述根据实施例的制造半导体器件的方法的垂直横截面。
具体实施方式
20.图1是示出了根据实施例的半导体器件的上支撑图案70以及存储节点电极40和80的平面图。图2是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。图3a和图3b是根据实施例的图2的区域p1的放大横截面图。图3c是根据实施例的图2的区域p2的放大横截面图。
21.参考图1和图2，半导体器件可以包括衬底10、下蚀刻停止层esl、下支撑图案30、多个存储节点电极40和80、上支撑图案70、介电层90、板电极100。
22.衬底10可以包括诸如硅晶片的半导体衬底。衬底10可以包括设置有多个存储器单元的单元区域和控制存储器单元的核心/外围区域。设置在衬底10的单元区域中的多个半导体器件可以各自包括下部结构11和连接结构12。例如，下部结构11可以包括源极/漏极区域，并且连接结构12可以包括存储节点接触点和/或连接焊盘。连接结构12可以被衬底10上的层间绝缘层电分隔。
23.下蚀刻停止层esl可以设置在衬底10上。下蚀刻停止层esl可以设置在层间绝缘层13上，并且可以暴露连接结构12的顶表面。例如，下蚀刻停止层esl可以包括像氧化硅(sin)或氮氧化硅(sion)一样的相对于氧化硅(sio2)具有蚀刻选择性的材料。
24.存储节点电极40和80可以设置在衬底10上。如图1中所示，可以在第一方向d1和第二方向d2上重复地布置存储节点电极40和80。存储节点电极40和80可以被形成为蜂窝结构，其中存储节点电极40和80被布置为相对于相邻的行或列的存储节点电极40和80交错。当存储节点电极40和80被布置为z字，相邻的存储节点电极40和80之间的距离可以恒定。在实施例中，可以沿着列方向和行方向以格子图案布置存储节点电极40和80。
25.存储节点电极40和80可以电连接到连接结构12。存储节点电极40和80可以与连接结构12的顶表面(例如，dram的连接焊盘)直接接触。存储节点电极40和80可以具有柱形状和/或圆柱形状。存储节点电极40和80可以包括金属或金属化合物。例如，存储节点电极40和80可以包括金属氮化物中的至少一种，诸如氮化钛(tin)、氮化钛硅(tisin)、氮化钛铝(tialn)、氮化钽铝(taaln)和氮化钨(wn)。
26.存储节点电极40和80可以各自具有多层结构。存储节点电极40和80可以包括垂直堆叠在衬底10上的底部子电极40和顶部子电极80。底部子电极40可以设置在连接结构12上，并且顶部子电极80可以设置在底部子电极40上。顶部子电极80可以与底部子电极40接触，并且可以电连接到底部子电极40。
27.支撑图案30和70可以分别被设置为与存储节点电极40和80的侧表面接触，并且可以支撑存储节点电极40和80从而使其不掉落。支撑图案30和70可以包括：下支撑图案30，与底部子电极40的侧表面的一部分接触；以及上支撑图案70，与顶部子电极80的侧表面的一部分接触。
28.下支撑图案30可以包括第一下支撑图案31和第二下支撑图案39。第一下支撑图案31可以覆盖底部子电极40的侧表面的一部分。第二下支撑图案39可以设置在比第一下支撑图案31高的高度。第二下支撑图案39可以与底部子电极40的上侧表面接触。
29.上支撑图案70可以包括第一上支撑图案71和第二上支撑图案73。第一上支撑图案71可以覆盖顶部子电极80的侧表面的一部分。第二上支撑图案73可以与顶部子电极80的上侧表面接触。
30.介电层90可以设置在存储节点电极40和80上。介电层90可以共形覆盖底部子电极40的表面、下支撑图案30的表面、顶部子电极80的表面、上支撑图案70的表面、以及下蚀刻停止层esl的表面。
31.介电层90可以包括下项中的至少一种：金属氧化物，诸如氧化铪(hf
x
o
y
)、氧化铝(al
x
o
y
)、氧化钛(ti
x
o
y
)、氧化钽(ta
x
o
y
)、氧化钌(ru
x
o
y
)、氧化镧(la
x
o
y
)或氧化锆(zro2)；具有钙钛矿结构的介电材料，诸如srtio3(sto)、(ba，sr)tio3(bst)、batio3、锆钛酸铅(pzt)、锆钛酸铅镧(plzt)、氧化硅和氮化硅。
32.板电极100可以设置在介电层90上。板电极100可以包括顶部板电极103和底部板电极101。底部板电极101可以被形成为共形覆盖介电层90。顶部板电极103可以设置在底部板电极101上。顶部板电极103可以填充在形成了底部板电极101之后剩余的底部板电极101之间的备用空间。
33.例如，底部板电极101可以包括金属氮化物中的至少一种，诸如tin、tisin、tialn，
taaln和wn。在实施例中，底部板电极101可以包括与存储节点电极40和80中的每一个的材料相同的材料。顶部板电极103可以包括硅锗(sige)。
34.参考图2和图3a，在实施例中，底部子电极40可以包括外部的底部子电极41a，并且顶部子电极80可以包括外部的顶部子电极81a。外部的底部子电极41a和外部的顶部子电极81a可以各自具有结构对称的垂直横截面。外部的顶部子电极81a可以堆叠在外部的底部子电极41a上。
35.外部的底部子电极41a的与外部的顶部子电极81a相邻的上侧表面可以包括凹陷rc。凹陷rc可以具有凹形形状，其中外部的底部子电极41a的侧表面向内凹入。外部的底部子电极41a可以包括：上部41a-u，包括凹陷rc；以及下部41a-d，设置在比凹陷rc低的高度。包括凹陷rc的上部41a-u的最小宽度wu可以比下部41a-d的顶端的最大宽度wd窄。
36.外部的顶部子电极81a可以包括阶梯st，该阶梯st从其与外部的底部子电极41a相邻的侧表面延伸到外部的顶部子电极81a的内部。阶梯st可以具有阶梯结构，并且可以具有侧坡面，其中外部的底部子电极41a的宽度较窄。外部的顶部子电极81a可以包括：下部81a-d，被布置在比阶梯st低的高度；以及上部81a-u，被布置在比阶梯st高的高度。下部81a-d的最大宽度wb可以比上部81a-u的最小宽度wa窄。下部81a-d的最大宽度wb可以比外部的底部子电极41a的顶端的宽度小。
37.外部的顶部子电极81a可以与外部的底部子电极41a垂直对准，因此，外部的顶部子电极81a的底表面可以与外部的底部子电极41a的顶表面接触，并且可以暴露外部的底部子电极41a的顶表面的一部分。外部的顶部子电极81a可以与第二下支撑图案39分开而不在其之间接触。
38.第二下支撑图案39可以包括与底部子电极40垂直重叠的突起oh。第二下支撑图案39的突起oh可以与第二下支撑图案39的凹陷rc接触。第二下支撑图案39可以包括平坦的顶表面。第二下支撑图案39的顶表面的高度可以与底部子电极40的顶端的高度相同。
39.第二下支撑图案39可以包括圆形侧表面。也就是说，突起oh的外表面可以包括圆形侧表面。因此，第二下支撑图案39可以具有圆形形状，该圆形形状朝底部子电极40的上部81a-u凸出。第二下支撑图案39的圆形侧表面可以与底部子电极40的凹陷rc接触。
40.底部板电极101可以在其与顶部子电极80的阶梯st相邻的侧表面包括侧突出部pu_s。侧突出部pu_s可以朝顶部子电极80的下部81a-d向外延伸，并且底部板电极101可以具有在其下部中宽度增加的侧剖面。侧突出部pu_s可以设置在顶部子电极80的阶梯st与被顶部子电极80的下部81a-d暴露的底部子电极40的顶表面之间。在俯视图中，侧突出部pu_s可以具有环形形状。
41.参考图2和图3b，在实施例中，外部的底部子电极41a的凹部rs可以是朝其内部向上延伸的正(+)倾斜表面。与顶部子电极80相邻的区域的底部子电极40的上部40a-u可以具有梯形形状，其中其垂直横截面的宽度在向上方向上逐渐变窄。第二下支撑图案39可以具有倒梯形形状，其中其宽度沿向上方向逐渐变宽。第二下支撑图案39的突起oh的垂直横截面可以具有倒三角形形状。
42.参考图2和图3c，顶部子电极80可以包括内部的底部子电极41b和内部的顶部子电极81b。内部的底部子电极41b和内部的顶部子电极81b可以各自具有结构非对称的垂直横截面。内部的顶部子电极81b可以堆叠在内部的底部子电极41b上。
43.内部的底部子电极41b可以包括高度比第一下支撑图案31高的倾斜表面ss，并且可以在与内部的顶部子电极41a相邻的区域中包括凹陷rc。凹陷rc可以形成在比第二下支撑图案39的底端高的高度。凹陷rc可以与第二下支撑图案39接触，并且倾斜表面ss可以被内部的顶部子电极81b和介电层90覆盖。
44.内部的顶部子电极81b可以在与内部底部子电极41b相邻的下侧表面包括具有阶梯结构的阶梯st。内部的顶部子电极81b可以包括从其底表面的一部分在向下方向上延伸的向下突部pu_d。向下突部pu_d可以延伸到比内部的底部子电极41b的顶端低的高度。向下突部pu_d可以覆盖内部的底部子电极41b的倾斜表面ss的一部分。向下突部pu_d可以设置在内部的底部子电极41b的倾斜表面ss与介电层90之间。
45.图4是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
46.参考图4，在实施例中，外部的底部子电极41a可以具有完全平坦的侧剖面。第二下支撑图案39也可以具有平坦的侧剖面并且可以不包括突起oh。
47.内部的底部子电极41b可以包括相对于其与顶部子电极80相邻的上侧表面的倾斜表面ss。倾斜表面ss可以相对于衬底10的顶表面具有倾斜的剖面。内部的顶部子电极81b的向下突部pu_d可以覆盖内部的底部子电极41b的倾斜表面ss的一部分。向下突部pu_d可以沿内部的底部子电极41b的倾斜表面ss在向下方向上延伸，并且可以具有倒三角形形状，其中其宽度朝向下方向逐渐变窄。
48.图5和图6是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
49.参考图5和图6，顶部子电极80可能相对于底部子电极40未对准。外部的顶部子电极81a可以设置在内部的底部子电极41b以及外部的底部子电极41a上。
50.设置在外部的底部子电极41a上的外部的顶部子电极81a的底表面可以与底部子电极40和第二下支撑图案39中的每一个的顶表面接触。布置在内部的底部子电极41b上的外部的顶部子电极81a的底表面可以与内部的底部子电极41b的顶表面和第二下支撑图案39的顶表面接触。
51.内部的顶部子电极81b的向下突部pu_d可以与内部的底部子电极41b的倾斜表面ss接触，并且可以不与内部的底部子电极41b的顶表面接触。
52.图7是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。图8是沿图1的线i-i’截取的用于示意性地示出根据实施例的半导体器件的垂直横截面图。
53.参考图7和图8，顶部子电极80可以在比第二下支撑图案39的顶端高的高度具有完全平坦的侧剖面。顶部子电极80可以不包括阶梯st。
54.图9至图25是用于描述根据实施例的制造半导体器件的方法的垂直横截面。
55.参考图9，该方法可以包括提供衬底10的工艺、在所提供的衬底10上形成底部模具结构的工艺、以及在底部模具结构上形成掩模图案mp的工艺。
56.形成底部模具结构的工艺可以包括在衬底上10上顺序地形成下蚀刻停止层esl、第一底部模具层21、第一下支撑层31a、第二底部模具层23和第二下支撑层33a的工艺。
57.下蚀刻停止层esl可以被形成为完全覆盖衬底10的顶表面。例如，下蚀刻停止层
esl可以包括sin或sion。
58.第一底部模具层21和第二底部模具层23可以包括相对于下蚀刻停止层esl和第一下支撑层31a具有蚀刻选择性的材料。例如，第一底部模具层21和第二底部模具层23可以包括sio2。第一下支撑层31a可以包括sin、sion和碳氮化硅(sicn)中的至少一种。
59.第二下支撑层33a可以包括相对于第二底部模具层23具有蚀刻选择性的材料。在实施例中，第二下支撑层33a可以包括阶梯覆盖性不良的材料。例如，第二下支撑层33a可以包括sicn和氮化硅硼(sibn)中的至少一种。
60.掩模图案mp可以形成在第二下支撑层33a上。可以形成覆盖第二下支撑层33a的掩模层，并且可以通过对掩模层进行构图来形成掩模图案mp，从而可以选择性地暴露第二下支撑层33a的顶表面。掩模图案mp可以包括相对于第二下支撑层33a具有蚀刻选择性的材料。例如，掩模图案mp可以包括多晶硅层、非晶硅层、氧化硅层、氮氧化硅层、旋涂硬(soh)掩模层和聚合物有机材料层中的至少一种。
61.参考图10，该方法可以包括形成穿过底部模具结构的底部存储节点电极孔h1的工艺。底部存储节点电极孔h1可以穿过底部模具结构的下蚀刻停止层esl、第一底部模具层21、第一下支撑层31a、第二底部模具层23和第二下支撑层33a。底部存储节点电极孔h1可以暴露衬底10的连接结构12。可以通过使用掩模图案mp作为蚀刻掩模的蚀刻工艺来形成底部存储节点电极孔h1。可以通过各向异性蚀刻工艺来形成底部存储节点电极孔h1。当形成底部存储节点电极孔h1时，可以通过对第一下支撑层31a进行图案化来形成第一初步下支撑图案31p，并且可以通过对第二下支撑层33a进行图案化来形成第二初步下支撑图案33p。可以形成底部存储节点电极孔h1，并且可以去除掩模图案mp。
62.底部存储节点电极孔h1可以具有一定的宽度。在实施例中，底部存储节点电极孔h1可以具有锥形形状，其中其宽度朝衬底10变窄。在形成底部存储节点电极孔h1之后，可以执行去除在形成底部存储节点电极孔h1的工艺中出现的杂质的清洁工艺。
63.参考图11，该方法可以包括形成底部子电极40和包括突起oh的第二初步下支撑图案33的工艺。可以形成覆盖第二初步下支撑图案33p的表面的下覆盖层35，因此，可以形成包括突起oh的第二初步下支撑图案33。可以通过使用诸如等离子体增强化学气相沉积(pecvd)工艺的工艺来形成下覆盖层35，其中阶梯覆盖性不良。
64.下覆盖层35可以不共形形成在第二初步下支撑图案33p上。例如，形成在第二初步下支撑图案33p的顶表面上的下覆盖层35的厚度可以比形成在第二初步下支撑图案33的侧表面上的下覆盖层35的厚度厚。
65.在第二初步下支撑图案33p的侧表面上的下覆盖层35的厚度可能不均匀。例如，覆盖第二初步下支撑图案33p的侧表面的下覆盖层35的厚度可以在其上部比其下部更厚。因此，可以凸出地形成包括下覆盖层35的第二初步下支撑图案33p的表面。
66.下覆盖层35可以包括阶梯覆盖不良的材料。在实施例中，下覆盖层35可以包括与第二初步下支撑图案33p的材料相同的材料。例如，下覆盖层35可以包括sicn和sibn中的至少一种。
67.底部子电极40可以被形成为填充底部存储节点电极孔h1。可以形成填充底部存储节点电极孔h1并覆盖第二初步下支撑图案33p的电极材料层，并且可以通过部分回蚀工艺去除电极材料层的一部分来形成底部子电极40。底部子电极40的顶端可以设置在等于或比
第二初步下支撑图案33p的顶端低的高度。
68.底部子电极40可以包括金属或金属氮化物。例如，底部子电极40可以包括tin。可以通过诸如化学气相沉积(cvd)工艺、原子层沉积(ald)工艺或等离子体增强原子层沉积(peald)工艺之类的工艺来形成底部子电极40。
69.参考图12，该方法可以包括使第二初步下支撑图案33p的顶表面和底部子电极40的顶表面平坦化的工艺。基于平坦化工艺，第二初步下支撑图案33p的顶表面和底部子电极40的顶表面可以共面。基于平坦化工艺，可以去除下覆盖层35的上部，从而可以暴露第二下支撑层33a。例如，平坦化工艺可以是化学机械抛光(cmp)工艺。
70.参考图13，该方法可以包括去除第二初步下支撑图案33p的一部分以形成第二下支撑图案39和开口部op的工艺。
71.可以在第二初步下支撑图案33p和底部子电极40上形成暴露第二初步下支撑图案33p的顶表面的一部分的硬掩模图案hm。通过使用硬掩模图案hm作为蚀刻掩模来执行各向异性蚀刻工艺，可以去除第二初步下支撑图案33p的暴露部分，并且可以形成开口部op和第二下支撑图案39。在形成开口部op的工艺中，可以蚀刻底部子电极40的侧表面的一部分，因此，可以扩大开口部op，并且可以在底部子电极40的侧表面的上部形成倾斜表面ss。
72.该方法可以包括去除第二底部模具层23以形成腔体cv并蚀刻第一初步下支撑图案31p的一部分以形成第一下支撑图案31的工艺。可以通过执行湿蚀刻工艺来去除第二底部模具层23。例如，去除第二底部模具层23的工艺可以包括变形细胞裂解物(lal)(limulus amoebocyte lysate)工艺。
73.开口部op可以在向下的方向上延伸，并且腔体cv可以形成在第一初步下支撑图案31p与第二下支撑图案39之间。第一初步下支撑图案31p的顶表面、第二下支撑图案39的底表面和底部子电极40的侧表面中的每一个的一部分可以通过腔体cv暴露。通过蚀刻通过开口部op暴露的第一初步下支撑图案31p的一部分，可以形成第一下支撑图案31，并且可以暴露第一底部模具层21的一部分。可以在形成第一下支撑图案31的工艺中蚀刻第一底部模具层21的一部分。可以形成第一下支撑图案31，并且可以去除硬掩模图案hm。
74.参考图14，该方法可以包括填充腔体cv和开口部op并形成覆盖第二下支撑图案39的顶表面和底部子电极40的顶表面的第三底部模具层25的工艺。第三底部模具层25可以包括与第一底部模具层21的材料相同的材料。例如，第三底部模具层25可以包括sio2。可以通过诸如ald工艺、cvd工艺或peald工艺之类的工艺来形成第三底部模具层25。
75.参考图15，该方法可以包括再次打开开口部op并形成填充开口部op的上蚀刻停止层50的工艺。通过部分回蚀工艺去除第三底部模具层25的一部分，可以暴露底部子电极40和第二下支撑图案39中的每一个的顶表面，并且可以再次打开开口部op。基于开口部op，可以暴露底部子电极40的倾斜表面ss，并且可以暴露第三底部模具层25的顶表面的一部分。在形成开口部op的工艺中，可以蚀刻底部子电极40的倾斜表面ss的一部分，并且可以增加开口部op的尺寸。
76.上蚀刻停止层50可以包括填充部分50a，该填充部分50a覆盖第二下支撑图案39和底部子电极40中的每一个的顶表面并部分地填充开口部op。填充部分50a可以被形成为在开口部op中覆盖底部子电极40的倾斜表面ss和第三底部模具层25的暴露部分。填充部分50a可以延伸到比第二下支撑图案39的底端低的高度。填充部分50a可以具有u形或v形形
状，并且即使在形成填充部分50a之后，也可以在开口部op中保留备用空间。在lal工艺中，上蚀刻停止层50可以包括蚀刻选择性比下支撑图案30和上支撑图案70(将在下面描述)高且蚀刻选择性等于或比第三底部模具层25低的材料。例如，上蚀刻停止层50可以包括弓形块sin(b-sin)或弓形块sion(b-sion)。在实施例中，上蚀刻停止层50可以包括多晶硅(poly-si)。
77.参考图16，该方法可以包括覆盖上蚀刻停止层50的顶表面的初步的顶部模具层27。初步的顶部模具层27可以填充开口部op的备用空间。例如，初步的顶部模具层27可以包括sio2。可以通过诸如cvd工艺、ald工艺或peald工艺之类的工艺来形成初步的顶部模具层27。
78.参考图17，该方法可以包括执行暴露上蚀刻停止层50的顶表面的平坦化工艺。平坦化工艺可以使上蚀刻停止层50的顶表面和初步的顶部模具层70的顶表面平坦化。基于平坦化工艺，可以去除初步的顶部模具层27，因此，初步的顶部模具层27可以仅保留在开口部op中。底部子电极40上的上蚀刻停止层50和第二下支撑图案39的厚度可以变薄。例如，平坦化工艺可以是cmp工艺。在制造半导体器件的工艺中，孔(例如，存储节点电极孔h1)或开口部op可以被形成为在单元区域中具有比在核心/外围区域中更高的密度。因此，在形成在单元区域中的初步的顶部模具层27与形成在核心/外围区域中的初步的顶部模具层(未示出)之间可能会出现阶梯高度。平坦化工艺可以去除形成在单元区域和核心/外围区域中的初步的顶部模具层27的阶梯高度，并且此时，上蚀刻停止层50可以限制和/或防止底部子电极40的高度损失。
79.参考图18，该方法可以包括在上蚀刻停止层50上形成顶部模具结构的工艺。形成顶部模具结构的工艺可以包括在上蚀刻停止层50上顺序地形成第一顶部模具层61、第一上支撑层71a、第二顶部模具层63和第二上支撑层73a的工艺。形成顶部模具结构的工艺可以与上述形成底部模具结构的工艺相似。
80.参考图19，该方法可以包括形成穿过顶部模具结构的顶部存储节点电极孔h2的工艺。顶部存储节点电极孔h2可以穿过第一顶部模具层61、第一上支撑层71a、第二顶部模具层63、第二上支撑层73a和上蚀刻停止层50。顶部存储节点电极孔h2可以暴露底部子电极40的顶表面。可以通过使用上蚀刻停止层50作为蚀刻掩模的蚀刻工艺来形成顶部存储节点电极孔h2。当形成顶部存储节点电极孔h2时，可以通过对第一上支撑层71a进行图案化来形成第一初步上支撑层图案71p，并且可以通过对第二上支撑层73a进行图案化来形成第二初步上支撑层图案73p。
81.顶部存储节点电极孔h2可以被形成为与底部子电极40垂直重叠。顶部存储节点电极孔h2的中心可以与底部子电极40的中心对准。在实施例中，顶部存储节点电极孔h2的中心可以与底部子电极40的中心未对准。
82.形成顶部存储节点电极孔h2的各向异性蚀刻工艺可以使用用于停止蚀刻的上蚀刻停止层50。上蚀刻停止层50的顶表面的一部分可以通过各向异性蚀刻工艺而凹陷。
83.参考图20，该方法可以包括增加顶部存储节点电极孔h2的宽度以形成阶梯部stp的工艺。可以通过使用稀硫酸过氧化物(dsp)溶液作为蚀刻剂的湿蚀刻工艺在水平方向上蚀刻顶部模具结构的一部分，因此，顶部存储节点电极孔h2的宽度可以增加。由于上蚀刻停止层50的蚀刻速率相对于dsp溶液比顶部模具结构低，因此上蚀刻停止层50的蚀刻量可以
比顶部模具结构的第一底部模具层21低。因此，上蚀刻停止层50可以被形成为相对于由第一底部模具层21所限定的顶部存储节点电极孔h2的内壁偏移的形状。因此，可以在顶部存储节点电极孔h2下方形成具有阶梯结构的阶梯部stp，该阶梯部stp包括上蚀刻停止层50的顶表面。
84.在实施例中，顶部存储节点电极孔h2可以在朝向填充开口部op的上蚀刻停止层50的填充部分50a的向下方向上延伸。可以通过蚀刻上蚀刻停止层50的各向异性蚀刻工艺来蚀刻与底部子电极40的倾斜表面ss相邻的填充部分50a的一部分。因此，顶部存储节点电极孔h2的底端的一部分可以延伸，以及由此，可以形成延伸区域er，该延伸区域er暴露底部子电极40的倾斜表面ss和填充部分50a的外表面。延伸区域er可以具有其垂直长度比其水平宽度大的形状。在实施例中，延伸区域er的底端的高度可以被设置为比第二下支撑图案39的底表面的高度高。
85.参考图21，该方法还可以包括形成包括突起的第二初步上支撑图案73的工艺。可以形成覆盖第二初步上支撑图案73p的表面的上覆盖层75，因此，可以形成包括突起的第二初步上支撑图案73。形成上覆盖层75的工艺可以与形成下覆盖层35的工艺相同或相似。在实施例中，可以省略形成上覆盖层75的工艺。
86.参考图22，该方法可以包括形成填充顶部存储节点电极40和80的顶部子电极80的工艺。形成顶部子电极80的工艺可以与上述形成底部子电极40的工艺相同或相似。
87.可以沿顶部存储节点电极孔h2的阶梯部stp的剖面形成顶部子电极80，并且该顶部子电极80可以具有阶梯st，该阶梯st具有阶梯结构。顶部子电极80可以被形成为包括向下突部pd_d，该向下突部pd_d填充顶部存储节点电极孔h2的延伸区域er。
88.参考图23，该方法可以包括去除第二初步上支撑图案73p的一部分以形成第二上支撑图案73和开口部op的工艺。该方法可以包括去除第二顶部模具层63以形成腔体cv并蚀刻第一初步上支撑图案71p的一部分以形成第一上支撑图案71的工艺。形成第二上支撑图案73、开口部op、腔体cv和第一上支撑图案71的工艺可以与上面参考图13所描述的形成第二下支撑图案39、开口部op、腔体cv和第一下支撑图案31的工艺相同或相似。
89.参考图24，该方法可以包括去除第一顶部模具层61以形成腔体cv并去除上蚀刻停止层50以在底部子电极40之间形成开口op的工艺。可以通过对下支撑图案30、上支撑图案70及存储节点电极40和80执行具有蚀刻选择性的湿蚀刻工艺来去除第一顶部模具层61和上蚀刻停止层50。例如，去除第一顶部模具层61和上蚀刻停止层50的工艺可以是lal剥离工艺。在去除上蚀刻停止层50的工艺中，可以一起去除第三底部模具层25的至少一部分。在实施例中，去除上蚀刻停止层50的工艺可以是彻底的干清洁工艺。
90.当去除上蚀刻停止层50时，可以暴露第二下支撑图案39的顶表面、顶部子电极80的阶梯st和底部子电极40的顶表面的一部分。可以去除上蚀刻停止层50的填充部分50a，从而可以再次打开第二下支撑图案39的开口部op。顶部子电极80的向下突出部pu_d的侧表面、底部子电极40的倾斜表面ss和第三底部模具层25的顶表面可以通过开口部op暴露。随后，该方法可以包括通过开口部op去除第三底部模具层25和第一底部模具层21的工艺。
91.参考图25，该方法可以包括形成介电层90的工艺。介电层90可以被形成为共形覆盖通过开口部op和腔体cv暴露的底部子电极40、顶部子电极80、第一下支撑图案31、第二下支撑图案39、第一上支撑图案71和第二上支撑图案73的表面。例如，介电层90可以包括下项
中的至少一种：金属氧化物，诸如氧化铪(hf
x
o
y
)、氧化铝(al
x
o
y
)、氧化钛(ti
x
o
y
)、氧化钽(ta
x
o
y
)、氧化钌(ru
x
o
y
)、氧化镧(la
x
o
y
)或氧化锆(zro2)；具有钙钛矿结构的介电材料，诸如srtio3(sto)、(ba，sr)tio3(bst)、batio3、锆钛酸铅(pzt)、锆钛酸铅镧(plzt)、氧化硅和氮化硅。可以通过使用诸如cvd工艺、pvd工艺或ald工艺的工艺来形成介电层90，其中阶梯覆盖性良好。
92.再次参考图2，该方法可以包括在介电层90上形成板电极100、填充腔体cv和开口部op的工艺。板电极100可以包括底部板电极101和顶部板电极103。底部板电极101可以形成在介电层90上。底部板电极101可以共形覆盖介电层90。即使在形成底部板电极101之后，也可以分别在腔体cv和开口部op中保留备用空间。例如，底部板电极101可以包括与顶部子电极80或底部子电极40的材料相同的材料。顶部板电极103可以在底部板电极101上覆盖底部板电极101。顶部板电极103可以填充腔体cv和开口部op中的每一个的备用空间。例如，顶部板电极103可以包括sige。在实施例中，板电极100可以是单层。例如，由单层形成的板电极100可以包括耐火金属材料，诸如sige、钴(co)、钛(ti)、镍(ni)、钨(w)或钼(mo)。板电极100可以包括金属氮化物中的至少一种，诸如tin、tialn和wn。
93.根据实施例，通过使用蚀刻停止层，半导体器件可以限制和/或防止在顶部存储节点电极中发生剖面缺陷。而且，半导体器件可以在去除周边区域和单元区域的模具层的阶梯高度的工艺中使用蚀刻停止层，因此，可以限制和/或防止存储节点电极的高度损失，从而提供具有高纵横比的存储节点电极。半导体器件可以提供包括阶梯的顶部存储节点电极，因此，即使当顶部存储节点电极和底部存储节点电极之间发生未对准时，也不会发生剖面缺陷和缺陷连接，从而提高了可靠性。
94.尽管已参考附图描述了本发明构思的实施例，但是本领域技术人员应理解的是，在不脱离本发明构思的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述实施例应该视为仅是描述性的而不是为了限制的目的。