半导体装置及制造半导体装置的方法与流程

本公开大体上涉及电子装置，且更确切地说，涉及半导体装置和用于制造半导体装置的方法。

背景技术：

先前的半导体封装和用于形成半导体封装的方法是不适当的，例如，导致成本过大、可靠性降低、性能相对低或封装大小过大。通过比较此类方法与本公开且参考图式，所属领域的技术人员将显而易见常规和传统方法的其它限制和缺点。

技术实现要素：

在一个实例中，一种装置包括：电子装置，其包括第一装置侧、与所述第一装置侧相对的第二装置侧和在所述第一装置侧与所述第二装置侧之间延伸的第一横向装置侧；和衬底，其包括面朝所述第二装置侧的第一衬底侧、与所述第一衬底侧相对的第二衬底侧和在所述第一衬底侧与所述第二衬底侧之间延伸的第一横向衬底侧，其中所述衬底包括：第一导电图案，所述第一导电图案包括面朝所述电子装置的第一导电图案第一侧、与所述第一导电图案第一侧相对的第一导电图案第二侧和在所述第一导电图案第一侧与所述第一导电图案第二侧之间延伸的第一导电图案第一横向侧；第一阻挡结构，所述第一阻挡结构位于所述第一导电图案第一横向侧上，其中所述第一阻挡结构包括金属；和第二导电图案，所述第二导电图案包括面朝所述第一导电图案第二侧的第二导电图案第一侧、与所述第二导电图案第一侧相对的第二导电图案第二侧和在所述第二导电图案第一侧与所述第二导电图案第二侧之间延伸的第二导电图案第一横向侧，其中所述第二导电图案第一横向侧不含金属阻挡结构。

在所述实例的装置中，所述第一导电图案包括第一铜层，且所述第二导电图案包括第二铜层。

在所述实例的装置中，所述第一阻挡结构抑制所述第一铜层的铜的横向迁移。

在所述实例的装置中，所述第一阻挡结构覆盖所述第一导电图案的所有横向侧。

在所述实例的装置中，所述第一导电图案第一侧不含所述第一阻挡结构；且所述第一阻挡结构覆盖所述第一导电图案第二侧的大部分。

在所述实例的装置中，所述第一导电图案包括第一导电图案轨迹和从所述第一导电图案轨迹竖直地延伸的第一导电图案通孔；且所述第一阻挡结构横向地围绕所述第一导电图案轨迹和所述第一导电图案通孔。

在所述实例的装置中，所述第一阻挡结构包括：第一晶种金属，所述第一晶种金属位于所述第一导电图案第一横向侧上，所述第一晶种金属包括横向地背离所述第一导电图案第一横向侧的第一横向侧；和第一氧化物，所述第一氧化物仅覆盖所述第一晶种金属的所述第一横向侧的一部分。

在所述实例的装置中，所述第一导电图案包括铜，且所述第一晶种金属包括钛。

在所述实例的装置中，所述衬底不含半导体材料。

所述实例的装置进一步包括第三导电图案，所述第三导电图案包括：面朝所述第一导电图案第二侧的第三导电图案第一侧、与所述第三导电图案第一侧相对且面朝所述第二导电图案第一侧的第三导电图案第二侧和在所述第三导电图案第一侧与所述第三导电图案第二侧之间延伸的第三导电图案第一横向侧；和第二阻挡结构，其位于所述第三导电图案第一横向侧上，其中所述第二阻挡结构包括金属，其中：所述第一阻挡结构覆盖所述第一导电图案第二侧的大部分；且所述第二阻挡结构覆盖所述第三导电图案第一侧的大部分或所述第三导电图案第二侧的大部分。

所述实例的装置进一步包括耦合到所述第二导电图案第二侧的基底互连件。

在另一个实例中，一种装置包括：电子装置，所述电子装置包括第一装置侧、与所述第一装置侧相对的第二装置侧和在所述第一装置侧与所述第二装置侧之间延伸的第一横向装置侧；和衬底，所述衬底包括面朝所述第二装置侧的第一衬底侧、与所述第一衬底侧相对的第二衬底侧和在所述第一衬底侧与所述第二衬底侧之间延伸的第一横向衬底侧，其中所述衬底包括：第一金属轨迹，所述第一金属轨迹包括面朝所述电子装置的第一金属轨迹第一侧、与所述第一金属轨迹第一侧相对的第一金属轨迹第二侧和在所述第一金属轨迹第一侧与所述第一金属轨迹第二侧之间延伸的第一金属轨迹第一横向侧；第二金属轨迹，所述第二金属轨迹包括面朝所述电子装置的第二金属轨迹第一侧、与所述第二金属轨迹第一侧相对的第二金属轨迹第二侧和在所述第二金属轨迹第一侧与所述第二金属轨迹第二侧之间延伸的第二金属轨迹第一横向侧；和第一阻挡结构，所述第一阻挡结构位于所述第一金属轨迹第一横向侧上且横向地定位在所述第一金属轨迹第一横向侧与所述第二金属轨迹第一横向侧之间，其中所述第一阻挡结构包括金属。

所述另一实例的装置进一步包括位于所述第二金属轨迹第一横向侧上且横向地定位在所述第二金属轨迹第一横向侧与所述第一金属轨迹第一横向侧之间的第二阻挡结构，其中所述第二阻挡结构包括金属。

所述另一实例的装置进一步包括横向地定位在所述第一阻挡结构与所述第二阻挡结构之间的介电材料。

在所述另一实例的装置中，所述第一金属轨迹包括铜，所述第二金属轨迹包括铜，且所述第一阻挡结构包括钛和氧化钛。

在所述另一实例的装置中，所述第一阻挡结构覆盖所述第一金属轨迹的所有横向侧。

在又一个实例中，一种制造装置的方法包括：提供电子装置，所述电子装置包括第一装置侧、与所述第一装置侧相对的第二装置侧和在所述第一装置侧与所述第二装置侧之间延伸的第一横向装置侧；和提供衬底，所述衬底包括面朝所述第二装置侧的第一衬底侧、与所述第一衬底侧相对的第二衬底侧和在所述第一衬底侧与所述第二衬底侧之间延伸的第一横向衬底侧，其中所述衬底包括：第一导电图案，所述第一导电图案包括面朝所述电子装置的第一导电图案第一侧、与所述第一导电图案第一侧相对的第一导电图案第二侧和在所述第一导电图案第一侧与所述第一导电图案第二侧之间延伸的第一导电图案第一横向侧；第一阻挡结构，所述第一阻挡结构位于所述第一导电图案第一横向侧上，其中所述第一阻挡结构包括金属；和第二导电图案，所述第二导电图案包括面朝所述第一导电图案第二侧的第二导电图案第一侧、与所述第二导电图案第一侧相对的第二导电图案第二侧和在所述第二导电图案第一侧与所述第二导电图案第二侧之间延伸的第二导电图案第一横向侧，其中所述第二导电图案第一横向侧不含金属阻挡结构。

在所述又一实例的装置中，所述第一导电图案第一侧不含所述第一阻挡结构；且所述第一阻挡结构覆盖所述第一导电图案第二侧的大部分。

在所述又一实例的装置中，所述第一导电图案包括第一导电图案轨迹和从所述第一导电图案轨迹竖直地延伸的第一导电图案通孔；且所述第一阻挡结构横向地围绕所述第一导电图案轨迹和所述第一导电图案通孔。

在所述又一实例的装置中，所述第一阻挡结构包括：第一晶种金属，其位于所述第一导电图案第一横向侧上，所述第一晶种金属包括横向地背离所述第一导电图案第一横向侧的第一横向侧；和第一氧化物，其仅覆盖所述第一晶种金属的所述第一横向侧的一部分。

附图说明

图1示出实例半导体装置的横截面图。

图2a到2r示出用于制造实例半导体装置的实例方法的横截面图。

图3示出实例半导体装置的横截面图。

图4a到4t示出用于制造实例半导体装置的实例方法的横截面图。

具体实施方式

以下论述提供半导体装置和制造半导体装置的方法的各种实例。此类实例是非限制性的，且所附权利要求书的范围不应限于公开的特定实例。在以下论述中，术语“实例”和“例如”是非限制性的。

各图说明一般构造方式，且可能省略熟知特征和技术的描述和细节以避免不必要地混淆本公开。另外，图式中的组件未必按比例绘制。举例来说，各图中的一些组件的尺寸可能相对于其它组件放大，以帮助改进对本公开中论述的实例的理解。不同图中的相同参考标号表示相同组件。

术语“或”意谓由“或”连接的列表中的项目中的任何一或多个。作为实例，“x或y”意谓三元素集合{(x),(y),(x,y)}中的任一元素。作为另一实例，“x、y或z”意谓七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任一元素。

术语“包括(comprises/comprising)”和/或“包含(includes/including)”是“开放”术语，且指定所陈述特征的存在，但不排除一或多个其它特征的存在或添加。

术语“第一”、“第二”等可在本文中用于描述各种组件，且这些组件不应受这些术语限制。这些术语仅用于将一个组件与另一组件区分开。因此，例如，在不脱离本公开的教示的情况下，可将本公开中论述的第一组件称为第二组件。

除非另外指定，否则术语“耦合”可用于描述彼此直接接触的两个组件或描述由一或多个其它组件间接连接的两个组件。举例来说，如果组件a耦合到组件b，那么组件a可直接接触组件b或通过介入组件c间接连接到组件b。类似地，术语“在…上方”或“在…上”可用于描述彼此直接接触的两个组件或描述通过一或多个其它组件间接连接的两个组件。

在第一实例实施方案中，本公开的各种方面提供包括电子装置(例如，半导体装置、无源装置等)的装置(例如，电子装置等)，所述电子装置包括第一装置侧、与第一装置侧相对的第二装置侧和在第一装置侧与第二装置侧之间延伸的第一横向装置侧。实例装置可例如还包括衬底，所述衬底包括面朝第二装置侧的第一衬底侧、与第一衬底侧相对的第二衬底侧和在第一衬底侧与第二衬底侧之间延伸的第一横向衬底侧。衬底可例如包括第一导电图案(cp1)、第一阻挡结构和第二导电图案(cp2)。第一导电图案(cp1)可例如包括面朝电子装置的第一导电图案第一侧、与第一导电图案第一侧相对的第一导电图案第二侧和在第一导电图案第一侧与第一导电图案第二侧之间延伸的第一导电图案第一横向侧。第一阻挡结构可例如在第一导电图案第一横向侧上，且第一阻挡结构可包括金属。第二导电图案(cp2)可例如包括面朝第一导电图案第二侧的第二导电图案第一侧、与第二导电图案第一侧相对的第二导电图案第二侧和在第二导电图案第一侧与第二导电图案第二侧之间延伸的第二导电图案第一横向侧。第二导电图案第一横向侧可例如不含金属阻挡结构。

在第二实例实施方案中，本公开的各种方面提供包括电子装置(例如，半导体装置、无源装置等)的装置(例如，电子装置等)，所述电子装置包括第一装置侧、与第一装置侧相对的第二装置侧和在第一装置侧与第二装置侧之间延伸的第一横向装置侧。实例装置可例如还包括衬底，所述衬底包括面朝第二装置侧的第一衬底侧、与第一衬底侧相对的第二衬底侧和在第一衬底侧与第二衬底侧之间延伸的第一横向装置侧。衬底可例如包括第一金属轨迹(mt1)、第二金属轨迹(mt2)和第一阻挡结构。第一金属轨迹(mt1)可例如包括面朝电子装置的第一金属轨迹第一侧、与第一金属轨迹第一侧相对的第一金属轨迹第二侧和在第一金属轨迹第一侧与第一金属轨迹第二侧之间延伸的第一金属轨迹第一横向侧。第二金属轨迹(mt2)可例如包括面朝电子装置的第二金属轨迹第一侧、与第二金属轨迹第一侧相对的第二金属轨迹第二侧和在第二金属轨迹第一侧与第二金属轨迹第二侧之间延伸的第二金属轨迹第一横向侧。第一阻挡结构可例如在第一金属轨迹第一横向侧上且横向地定位在第一金属轨迹第一横向侧与第二金属轨迹第一横向侧之间，且第一阻挡结构可例如包括金属。

第三实例实施方案可例如包括制造装置(例如，电子装置等)的方法。方法可例如包括提供电子装置，所述电子装置包括第一装置侧、与第一装置侧相对的第二装置侧和在第一装置侧与第二装置侧之间延伸的第一横向装置侧。方法还可例如包括提供衬底，所述衬底包括面朝第二装置侧的第一衬底侧、与第一衬底侧相对的第二衬底侧和在第一衬底侧与第二衬底侧之间延伸的第一横向装置侧。衬底可例如包括第一导电图案(cp1)、第一阻挡结构和第二导电图案(cp2)。第一导电图案(cp1)可例如包括面朝电子装置的第一导电图案第一侧、与第一导电图案第一侧相对的第一导电图案第二侧和在第一导电图案第一侧与第一导电图案第二侧之间延伸的第一导电图案第一横向侧。第一阻挡结构可例如在第一导电图案第一横向侧上，且第一阻挡结构可包括金属。第二导电图案(cp2)可例如包括面朝第一导电图案第二侧的第二导电图案第一侧、与第二导电图案第一侧相对的第二导电图案第二侧和在第二导电图案第一侧与第二导电图案第二侧之间延伸的第二导电图案第一横向侧。第二导电图案第一横向侧可例如不含金属阻挡结构。

其它实例包含于本公开中。此类实例可见于各图中、权利要求书中、摘要中和/或本公开的描述中。

图1示出实例半导体装置的横截面图。在图1中示出的实例中，半导体装置100可包括衬底110、电子装置120、底部填充物130、包封物140和外部互连件150。

衬底110可包括导电结构111、第一阻挡结构112、第二阻挡结构113和介电结构114。导电结构111可包括导电图案1111、1112和1113、基底互连件1114以及顶部互连件1115。第一阻挡结构112可包括第一阻挡晶种1121和第一阻挡层1122。第二阻挡结构113可包括第二阻挡晶种1131和第二阻挡层1132。介电结构114可包括介电质1141、1142和1143。电子装置120可包括装置端子121和装置互连件122。电子装置120可例如包括第一装置侧120a、第二装置侧120b和在第一装置侧120a与第二装置侧120b之间延伸的第一横向装置侧120c(例如，其多个中的一个)。衬底110可例如包括第一衬底侧110a、第二衬底侧110b和在第一衬底侧110a与第二衬底侧110b之间延伸的横向衬底侧110c(例如，其多个中的一个)。

在实例实施方案中且参考图1和2a，第一导电图案1111可包括面朝电子装置120的第一侧1111a、与第一侧1111a相对的第二侧1111b和在第一侧1111a与第二侧1111b之间延伸的第一横向侧1111c(例如，其多个中的一个)。此外，在实例实施方案中且参考图1、2j和2k，第二导电图案1112可包括面朝第一导电图案1111的第二侧1111b的第一侧1112a、与第一侧1112a相对的第二侧1112b和在第一侧1112a与第二侧1112b之间延伸的第一横向侧1112c(例如，其多个中的一个)。此外，在实例实施方案中且参考图1和2n，第三导电图案1113可包括面朝第二导电图案1112的第二侧1112b的第一侧1113a、与第一侧1113a相对的第二侧1113b和在第一侧1113a与第二侧1113b之间延伸的第一横向侧1113c(例如，其多个中的一个)。

在实例实施方案中，第一阻挡结构112可抑制(例如，显着减少、消除等)第一导电图案1111的横向邻近区段之间的金属的横向迁移。第一阻挡结构112还可抑制第一导电图案1111与其它导电图案(例如，第二导电图案1112、第三导电图案1113等)的区段之间的金属的竖直迁移。类似地，第二阻挡结构113可抑制(例如，显着减少、消除等)第二导电图案1112的横向邻近区段之间的金属的横向迁移。第二阻挡结构113还可抑制第二导电图案1112与其它导电图案(例如，第一导电图案1111、第三导电图案1113等)的区段之间的金属的竖直迁移。

在实例配置中，第一导电图案1111的第一侧1111a可不含第一阻挡结构112，且第一阻挡结构112可覆盖第一导电图案1111的第二侧1111b的大部分(例如，大多数或全部)。第一阻挡结构112还可例如横向地围绕第一导电图案1111的大多数或全部。

在实例配置中，第二导电图案1112的第二侧1112b可不含第二阻挡结构113，且第二阻挡结构113可覆盖第二导电图案1112的第一侧1112a的大部分(例如，大多数或全部)。第二导电图案1112可例如包括轨迹1112d和通孔1112e。在实例实施方案中，第二阻挡结构113可横向地围绕轨迹1112d和通孔1112e的大多数或全部。

衬底110、底部填充物130、包封物140和外部互连件150可称作半导体封装或封装，且可保护电子装置120免于外部组件和/或环境暴露影响。另外，半导体封装可提供外部组件与电子装置120之间的电耦合。

图2a到2r示出用于制造实例半导体装置的实例方法的横截面图。图2a示出在早期制造阶段处的半导体装置100的横截面图。

在图2a中示出的实例中，导电图案1111(其还可例如但不限于在本文中称为“第一导电图案1111”)可形成于载体10的顶部表面上。在一些实例中，载体10可包括硅、玻璃、金属、粘着膜或粘着带。在一些实例中，导电图案1111可包括或称作一或多个轨迹、通孔、导体、导电材料、导电路径、导电层、重布层(redistributionlayer；rdl)、布线图案、轨迹图案或电路图案。在实例实施方案中(例如，参考图2a和图1)，第一导电图案1111可包括面朝电子装置120的第一侧1111a、与第一侧1111a相对的第二侧1111b和在第一侧1111a与第二侧1111b之间延伸的第一横向侧1111c(例如，其多个中的一个)。导电图案1111可包括例如导电材料，如铜(cu)、铝(al)、钯(pd)、钛(ti)、钨(w)、ti/w、镍(ni)、金(au)或银(ag)。导电图案1111可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(physicalvapordeposition；pvd)、化学气相沉积(chemicalvapordeposition；cvd)、金属有机化学气相沉积(metalorganicchemicalvapordeposition；mocvd)、原子层沉积(atomiclayerdeposition；ald)、低压化学气相沉积(lowpressurechemicalvapordeposition；lpcvd)或等离子体增强式化学气相沉积(plasmaenhancedchemicalvapordeposition；pecvd)形成。在一些实例中，导电图案1111可具有大致2μm(微米)到大致5μm的范围内的厚度。导电图案1111可暴露于衬底110的一个表面以随后电连接到电子装置120。导电图案1111可转移或重布衬底110中的信号、电流或电压。在图2a中示出的实例实施方案中，导电图案1111可包括第一金属轨迹1117，所述第一金属轨迹包括第一侧1117a、与第一侧1117a相对的第二侧1117b和在第一侧1117a与第二侧1117b之间延伸的横向侧1117c。在此类实例实施方案中，导电图案1111还可包括第二金属轨迹1118，所述第二金属轨迹包括第一侧1118a、与第一侧1118a相对的第二侧1118b和在第一侧1118a与第二侧1118b之间延伸的横向侧1118c。

图2b示出在稍后制造阶段处的半导体装置100的横截面图。在图2b中示出的实例中，第一阻挡晶种1121可完全形成于载体10的顶部表面上。第一阻挡晶种1121可形成以覆盖形成于载体10的顶部表面上的导电图案1111。在一些实例中，第一阻挡晶种1121可包括或称作导电层、晶种层或晶种金属。第一阻挡晶种1121可例如包括第一侧1121a、与第一侧1121a相对的第二侧1121b和在第一侧1121a与第二侧1121b之间延伸的横向侧1121c(例如，其多个中的一个)。举例来说，第一阻挡晶种1121可包括钛(ti)，但这并非本公开的限制且可使用其它材料(例如，钛钨(tiw)等)。在一些实例中，第一阻挡晶种1121可包括导电材料，如镍(ni)、钴(co)、钼(mo)、锰(mn)、金(au)、银(ag)、钽(ta)、氮化钽(tan)等。第一阻挡晶种1121可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。另外，第一阻挡晶种1121可以是用于形成第一阻挡件1122的晶种。第一阻挡晶种1121可具有在大致2μm到大致5μm的范围内的厚度。

图2c示出在稍后制造阶段处的半导体装置100的横截面图，且图2d示出图2c的一部分的放大横截面视图。在图2c和2d中示出的实例中，第一阻挡件1122可形成于第一阻挡晶种1121的区上。在一些实例中，激光掩模可形成于第一阻挡晶种1121上，且紫外(ultraviolet；uv)激光、uv光或高度密集uv可随后进行辐射，且第一阻挡件1122可形成。第一阻挡晶种1121和第一阻挡件1122可称作第一阻挡结构112。第一阻挡件1122可形成于定位于导电图案1111上的第一阻挡晶种1121的部分上。第一阻挡件1122可例如包括第一侧1122a、与第一侧1122a相对的第二侧1122b和在第一侧1122a与第二侧1122b之间延伸的横向侧1122c(例如，其多个中的一个)。在一些实例中，第一阻挡件1122可通过氧化第一阻挡晶种1121的一部分(如通过与紫外(uv)光反应)形成。在一些实例中，第一阻挡件1122可包括或称作氧化阻挡件或氧化层。举例来说，第一阻挡件1122可包括氧化物，如tio2，但这并非本公开的限制且可使用其它材料(例如，nio、ni2o3、coo、co2o3、co3o4、moo2、moo3、mno、mn2o3、mn3o4、au2o3、ag2o、ta2o5等)。在一些实例中，第一阻挡件1122可防止电短路在衬底110内的邻近导电图案1111之间发生。举例来说，如果导电图案1111之间的距离小于大致2μm，那么电短路可由于金属粒子(例如，铜(cu)粒子)的扩散而在邻近导电图案1111之间发生。然而，在本公开中，可通过在导电图案1111上形成第一阻挡件1122来防止金属粒子的扩散。第一阻挡件1122可防止电短路在邻近导电图案1111之间发生，从而准许此类邻近导电图案1111之间的较细微间距。在一些实例中，第一阻挡件1122可具有在大致2μm到大致5μm的范围内的厚度。第一阻挡件1122的厚度与第一阻挡晶种1121的厚度的比率可在3:7到4:6的范围内。

图2e示出在稍后制造阶段处的半导体装置100的横截面图。在图2e中示出的实例中，可去除第一阻挡晶种1121的部分，例如，在邻近导电图案1111之间的部分。可例如通过干式蚀刻或湿式蚀刻去除此类部分，从而暴露此类去除的部分处的载体10。如图2e中说明的实例实施方案中所示出，第一阻挡结构112(例如，其部分)横向地定位在第一导电图案1111的第一轨迹1117(例如，其横向侧1117c)与第二轨迹1118(例如，其横向侧1118c)之间。

图2f示出在稍后制造阶段处的半导体装置100的横截面图。在图2f中示出的实例中，介电质1141和1142可形成于载体10上。在一些实例中，介电质1141和1142可包括或称作一或多个介电质、介电材料、钝化层、绝缘层或保护层。介电质1141和1142可包括电绝缘材料，如聚合物、聚酰亚胺(polyimide；pi)、聚丙烯(polypropylene；pp)、聚乙烯(polyethylene；pe)、苯并环丁烯(benzocyclobutene；bcb)、聚苯并恶唑(polybenzoxazole；pbo)、双马来酰亚胺三嗪(bismaleimidetriazine；bt)、模塑材料、酚醛树脂、环氧树脂、硅酮或丙烯酸酯聚合物。介电质1141和1142可使用热氧化、化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)、等离子体增强式化学气相沉积(pecvd)、薄片层合、印刷、旋涂、喷涂、烧结或蒸发形成。在一些实例中，介电质1141和1142可依序形成于载体10上，且开口114a可通过图案化(例如，在介电质1141和1142的沉积期间和/之后)形成于介电质1141和1142中。开口114a可暴露导电图案1111上方的第一阻挡件1122的部分。虽然介电质1141和1142示出于图2f中，但这并非本公开的限制。在一些实例中，介电质1141和1142可以是单个或相同介电层的部分。在一些实例中，更多类似于介电质1141或1142的介电质可形成于载体10上。介电质1141和1142的图案化可由干式蚀刻或湿式蚀刻执行。另外，第一阻挡件1122的暴露部分可通过例如利用等离子蚀刻进行蚀刻以暴露接触基底1111d而去除。在一些实例中，接触基底1111d可包括导电图案1111的暴露区域，或导电图案1111上方的第一阻挡晶种1121的暴露区域。

图2g示出在稍后制造阶段处的半导体装置100的横截面图。在图2g中示出的实例中，第二阻挡晶种1131可形成于介电质1141和1142上。第二阻挡晶种1131还可形成于先前暴露的接触基底1111d上。第二阻挡晶种1131可经由接触基底1111d电连接到导电图案1111。在一些实例中，第二阻挡晶种1131可包括或称作导电层、晶种层或晶种金属。举例来说，第二阻挡晶种1131可包括钛(ti)，但这并非本公开的限制且可使用其它材料(例如，钛钨(tiw)等)。在一些实例中，第二阻挡晶种1131可包括导电材料，如镍(ni)、钴(co)、钼(mo)、锰(mn)、金(au)、银(ag)、钽(ta)、氮化钽(tan)等。第二阻挡晶种1131可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。另外，第二阻挡晶种1131可以是用于形成第二阻挡件1132的晶种。第二阻挡晶种1131可以是用于在衬底110内将导电图案1111和1112彼此连接的构件。第二阻挡晶种1131可具有在大致2μm到大致5μm的范围内的厚度。

图2h示出在稍后制造阶段处的半导体装置100的横截面图，且图2i示出图2h的一部分的放大横截面视图。在图2h和2i中示出的实例中，第二阻挡件1132可形成于第二阻挡晶种1131的部分上。在一些实例中，激光掩模可形成于第二阻挡晶种1131上，且uv激光、uv光或高度密集uv可随后照射在阻挡晶种1131上以形成第二阻挡件1132。第二阻挡晶种1131和第二阻挡件1132可称作第二阻挡结构113。第二阻挡件1132可形成于定位于由开口114a暴露的介电质1141和1142的部分上方的第二阻挡晶种1131上。在一些实例中，第二阻挡件1132可通过由uv光氧化第二阻挡晶种1131的一部分而形成。在一些实例中，第二阻挡件1132可包括或称作氧化阻挡件或氧化层。举例来说，第二阻挡件1132可包括氧化物，如tio2，但这并非本公开的限制且可使用其它材料(例如，nio、ni2o3、coo、co2o3、co3o4、moo2、moo3、mno、mn2o3、mn3o4、au2o3、ag2o、ta2o5等)。

图2j示出在稍后制造阶段处的半导体装置100的横截面图，且图2k示出图2j的一部分的放大横截面视图。在图2j和2k中示出的实例中，导电图案1112(其还可例如但不限于在本文中称为“第二导电图案1112”)可形成于第二阻挡件1132上和开口114a中。在一些实例中，导电图案1112可包括或称作一或多个轨迹、通孔、导体、导电材料、导电路径、导电层、重布层(rdl)、布线图案、轨迹图案或电路图案。在实例实施方案中，第二导电图案1112可包括面朝第一导电图案1111的第二侧1111b的第一侧1112a、与第一侧1112a相对的第二侧1112b和在第一侧1112a与第二侧1112b之间延伸的第一横向侧1112c(例如，其多个中的一个)。导电图案1112可包括例如导电材料，如铜(cu)、铝(al)、钯(pd)、钛(ti)、钨(w)、ti/w、镍(ni)、金(au)或银(ag)。导电图案1112可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。在一些实例中，导电图案1112可具有大致2μm到大致5μm的范围内的厚度。在一些实例中，导电图案1112可通过第二阻挡晶种1131电连接到定位于载体10上的导电图案1111。导电图案1112可转移或横向地重布衬底110中的信号、电流或电压。在实例配置中，第二导电图案1112的第一侧1112b可不含第二阻挡结构113，且第二阻挡结构113可覆盖第二导电图案1112的第一侧1112a的大部分(例如，大多数或全部)。第二阻挡结构113还可例如横向地围绕第二导电图案1112的大多数或全部。

在一些实例中，如图2l中所示出，金属晶种1133可形成于第二阻挡晶种1131和第二阻挡件1132的表面上，且导电图案1112可随后形成以填充开口114a。金属晶种1133可允许如通过镀覆形成导电图案1112。在一些实例中，金属晶种1133可包括导电材料，如钛(ti)、镍(ni)、钴(co)、钼(mo)、锰(mn)、金(au)或银(ag)。金属晶种1133可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。第二阻挡晶种1131和第二阻挡件1132和金属晶种1133可称作第二阻挡结构113'。

在一些实例中，在导电图案1112形成之前，可如通过蚀刻去除接触基底1111d上方的阻挡晶种1131的部分，以准许导电图案1112或金属晶种1133直接接触导电图案1111或接触基底1111d。

第二阻挡件1132可防止衬底110的邻近导电图案1112之间的电短路。举例来说，如果导电图案1112之间的距离小于大致2μm，那么电短路可由于形成导电图案1112的金属粒子(例如，铜(cu)粒子)的扩散而在邻近导电图案1112之间发生。然而，在本公开中，可通过在导电图案1112侧上形成第二阻挡件1132来防止金属粒子的扩散。第二阻挡件1132可防止电短路在邻近导电图案1112之间发生，从而准许此类邻近导电图案1112之间的较细微间距。在一些实例中，第二阻挡件1132可具有在大致2μm到大致5μm的范围内的厚度。第二阻挡件1132的厚度与第二阻挡晶种1131的厚度的比率可在3:7到4:6的范围内。

图2m示出在稍后制造阶段处的半导体装置100的横截面图。在图2m中示出的实例中，可去除第二阻挡晶种1131的一部分。可例如通过干式蚀刻、湿式蚀刻或化学机械抛光(chemical-mechanicalpolishing；cmp)去除第二阻挡晶种1131的此类部分，且可暴露介电质1142。在一些实例中，导电图案1112和第二阻挡件1132的部分可与第二阻挡晶种1131一起去除，且导电图案1112和第二阻挡结构113的顶部表面可形成为与介电质1142的顶部表面共面。

图2n示出在稍后制造阶段处的半导体装置100的横截面图。在图2n中示出的实例中，介电质1143可形成于导电图案1112和介电质1142上。在一些实例中，介电质1143可包括或称作一或多个介电层、介电材料、钝化层、绝缘层或保护层。介电质1143可包括电绝缘材料，如聚合物、聚酰亚胺(pi)、聚丙烯(pp)、聚乙烯(pe)、苯并环丁烯(bcb)、聚苯并恶唑(pbo)、双马来酰亚胺三嗪(bt)、模塑材料、酚醛树脂、环氧树脂、硅酮或丙烯酸酯聚合物。另外，介电质1143可使用热氧化、化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)、等离子体增强式化学气相沉积(pecvd)、薄片层合、印刷、旋涂、喷涂、烧结或蒸发形成。介电质1141、1142和1143可称作介电结构114。

在一些实例中，可去除介电质1143的一部分以暴露导电图案1112，且导电图案1113(其还可例如但不限于在本文中称为“第三导电图案1113”)可形成于暴露的导电图案1112上。在实例实施方案中，第三导电图案1113可包括面朝第二导电图案1112的第二侧1112b的第一侧1113a、与第一侧1113a相对的第二侧1113b和在第一侧1113a与第二侧1113b之间延伸的第一横向侧1113c(例如，其多个中的一个)。导电图案1111、1112和1113可彼此电连接。在一些实例中，导电图案1113可包括或称作一或多个轨迹、通孔、导体、导电材料、导电路径、导电层、重布层(rdl)、布线图案、轨迹图案或电路图案。导电图案1113可包括例如导电材料，如铜(cu)、铝(al)、钯(pd)、钛(ti)、钨(w)、ti/w、镍(ni)、金(au)或银(ag)。导电图案1113可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。在一些实例中，导电图案1113可具有大致2μm到大致5μm的范围内的厚度。导电图案1113可转移或重布衬底110中的信号、电流或电压。

在一些实例中，可去除介电质1143的一部分以暴露导电图案1113，且基底互连件1114可形成于暴露的导电图案1113上。在一些实例中，基底互连件1114可包括或称作衬垫、接合衬垫、焊盘、凸块下金属化物(underbumpmetallization；ubm)、布线层、金属层或柱。基底互连件1114可电连接到导电图案1111、1112和1113。基底互连件1114可提供导电图案1111、1112和1113与外部互连件150之间的电接触。在一些实例中，基底互连件1114可包括例如导电材料，如铜(cu)、铝(al)、钯(pd)、钛(ti)、钨(w)、ti/w、镍(ni)、金(au)或银(ag)。基底互连件1114可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。在一些实例中，基底互连件1114可具有大致2μm到大致5μm的范围内的厚度。

图2o示出在稍后制造阶段处的半导体装置100的横截面图。在图2o中示出的实例中，可去除定位在导电图案1111和介电质1141下的载体10。在一些实例中，可通过研磨、加热、化学物质、uv或物理力去除载体10。另外，导电图案1111、1112和1113、第一阻挡结构112、第二阻挡结构113和介电结构114的堆叠结构可倒转以随后附接到载体20。导电图案1111和介电质1141可被暴露，且基底互连件1114可与载体20接触。在一些实例中，载体20可包括硅、玻璃、金属、粘着膜或粘着带。在一些实例中，导电图案1111、1112和1113、第一阻挡结构112、第二阻挡结构113和介电结构114的堆叠结构可倒转以随后附接到载体20，之后去除载体10。

图2p示出在稍后制造阶段处的半导体装置100的横截面图。在图2p中示出的实例中，顶部互连件1115可形成于导电图案1111上。在一些实例中，顶部互连件1115可包括或称作衬垫、接合衬垫、焊盘、凸块下金属化物(ubm)、凸块、布线层、金属层或柱。顶部互连件1115可电连接到导电图案1111、1112和1113和基底互连件1114。顶部互连件1115可为导电图案1111、1112和1113与电子装置120提供电接触。在一些实例中，顶部互连件1115可包括例如导电材料，如铜(cu)、铝(al)、钯(pd)、钛(ti)、钨(w)、ti/w、镍(ni)、金(au)或银(ag)。顶部互连件1115可使用例如溅镀、无电极镀覆、电镀、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)或等离子体增强式化学气相沉积(pecvd)形成。在一些实例中，顶部互连件1115可具有大致2μm到大致5μm的范围内的厚度。导电图案1111、1112和1113、基底互连件1114和顶部互连件1115可称作导电结构111。导电结构111、第一阻挡结构112、第二阻挡结构113和介电结构114可称作衬底110。在一些实例中，衬底110可具有大致40μm到大致55μm的范围内的厚度。

在一些实例中，衬底110可以是重布层(“rdl”)衬底。rdl衬底可包括(a)可在将与rdl衬底电耦合的电子装置上方逐层形成或(b)可在可在将电子装置和rdl衬底耦合在一起之后完全去除或至少部分地去除的载体上方逐层形成的一或多个导电重布层和一或多个介电层。rdl衬底可在圆形芯片上以芯片级工艺逐层制造为芯片级衬底，和/或在矩形或方形面板载体上以面板级工艺逐层制造为面板级衬底。rdl衬底可以加成堆积工艺形成，所述加成堆积工艺可以包含一或多个介电层与限定相应导电重布图案或轨迹的一或多个导电层交替堆叠，所述导电重布图案或轨迹配置成共同地(a)将电轨迹扇出电子装置的占用空间外，和/或(b)将电轨迹扇入电子装置的占用空间内。可使用电镀工艺或无电极镀覆工艺等镀覆工艺来形成导电图案。导电图案可包括导电材料，例如铜或其它可镀覆金属。可使用光图案化工艺，例如光刻工艺和用于形成光刻掩模的光致抗蚀剂材料来制作导电图案的位置。rdl衬底的介电层可利用可包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露于光图案期望的特征，如介电层中的通孔。介电层可由例如聚酰亚胺(pi)、苯并环丁烯(bcb)或聚苯并恶唑(pbo)等可光成像(photo-definable)的有机介电材料制成。此类介电材料可以液体形式旋涂或以其它方式涂布，而非以预先形成的膜的形式附接。为了准许期望的光限定特征适当地形成，此类可光成像的介电材料可省略结构增强剂，或可以是无填料的，而无可干扰来自光图案化工艺的光的股线、织造物或其它粒子。在一些实例中，无填料介电材料的此类无填料特性可使得所得介电层的厚度减小。尽管上文描述的可光成像的介电材料可以是有机材料，但在一些实例中，rdl衬底的介电材料可包括一或多个无机介电层。一或多个无机介电层的一些实例可包括氮化硅(si3n4)、氧化硅(sio2)和/或sion。一或多个无机介电层可以不是通过使用光限定的有机介电材料而是通过使用氧化或氮化工艺生长无机介电层而形成。此类无机介电层可以是无填料的，而无股线、织造物或其它不同的无机粒子。在一些实例中，rdl衬底可省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(bt)或fr4的介电材料，且这些类型的rdl衬底可称为无芯衬底。本公开中的其它衬底还可包括rdl衬底。

在一些实例中，衬底110可以是预先形成的衬底。预先形成的衬底可在附接到电子装置之前制造，且可包括在相应导电层之间的介电层。导电层可包括铜且可使用电镀工艺形成。介电层可以是可以预先形成的膜的形式而非以液体的形式附接的相对较厚的不可光成像层，且可包含具有用于刚性和/或结构性支撑的股线、织造物和/或其它无机粒子等填料的树脂。由于介电层是不可光成像的，因此可通过使用钻孔或激光来形成通孔或开口等特征。在一些实例中，介电层可包括预浸材料或味之素堆积膜(ajinomotobuildupfilm；abf)。预先形成的衬底可包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(bt)或fr4的介电材料，且介电层和导电层可形成于永久性芯结构上。在一些实例中，预先形成的衬底可以是省略永久性芯结构的无芯衬底，且介电层和导电层可形成于牺牲载体上，所述牺牲载体在形成介电层和导电层之后且在附接到电子装置之前被去除。预先形成的衬底可称作印刷电路板(printedcircuitboard；pcb)或层合衬底。此类预先形成的衬底可通过半加成工艺或修改后的半加成工艺来形成。本公开中的其它衬底还可包括预先形成的衬底。

图2q示出在稍后制造阶段处的半导体装置100的横截面图。在图2q中示出的实例中，电子装置120可电连接到导电结构111。在一些实例中，电子装置120可包括或称作半导体管芯、半导体芯片或半导体封装，如芯片规模封装。电子装置120可包括例如半导性材料，如硅(si)。电子装置120可包括无源装置或有源装置，如晶体管。电子装置120可包括例如电路，如存储器、数字信号处理器(digitalsignalprocessor；dsp)、微处理器、网络处理器、功率管理处理器、音频处理器、rf电路、无线基带芯片上系统(system-on-chip；soc)、处理器、传感器或专用集成电路(applicationspecificintegratedcircuit；asic)。电子装置120可通过例如大规模回焊工艺、热压工艺或激光接合工艺电连接到导电结构111。电子装置120可具有在大致100μm到大致600μm的范围内的高度。电子装置120可例如包括第一装置侧120a、第二装置侧120b和在第一装置侧120a与第二装置侧120b之间延伸的第一横向装置侧120c(例如，其多个中的一个)。衬底110可例如包括第一衬底侧110a、第二衬底侧110b和在第一衬底侧110a与第二衬底侧110b之间延伸的横向衬底侧110c(例如，其多个中的一个)。

电子装置120可包括装置端子121和装置互连件122。装置端子121可形成于电子装置120的底部表面上。在一些实例中，装置端子121可包括或称作衬垫、接合衬垫、焊盘、布线层、电路图案、重布扇入图案或重布扇出图案。装置端子121可包括例如导电材料，如铜(cu)、铝(al)、钯(pd)、钛(ti)、钨(w)、ti/w、镍(ni)、金(au)或银(ag)。装置互连件122可形成于装置端子121处。在一些实例中，装置互连件122可包括导电球(如焊料球)、导电柱(如铜柱)、具有形成于铜柱上的焊料盖的导电支柱和/或导电凸块。装置互连件122可电连接到导电结构111的顶部互连件1115。装置互连件122可提供电子装置120与衬底110之间的电接触。在一些实例中，装置互连件122可包括锡(sn)、银(ag)、铅(pb)、铜(cu)、sn-pb、sn37-pb、sn95-pb、sn-pb-ag、sn-cu、sn-ag、sn-au、sn-bi或sn-ag-cu。装置互连件122可使用例如球滴工艺、丝网印刷工艺或电镀工艺形成。

在图2q中示出的实例中，底部填充物130可形成于电子装置120与衬底110之间。底部填充物130可形成以覆盖装置端子121、装置互连件122和顶部互连件1115。在一些实例中，底部填充物130可包括或称作保护材料、介电质或模制化合物。在一些实例中，底部填充物130可包括环氧树脂、热塑性材料、热固性材料、聚酰亚胺、聚氨基甲酸酯、聚合材料、填充的环氧树脂、填充的热塑性材料、填充的热固性材料、填充的聚酰亚胺、填充的聚胺基甲酸酯、填充的聚合材料或用焊剂处理(fluxed)的底部填充物。底部填充物130可具有大致200μm或更小的高度。在一些实例中，底部填充物130可以是包封物140的部分。

在图2q中示出的实例中，包封物140可包封衬底110上的电子装置120。包封物140可包封电子装置120的侧表面，同时暴露电子装置120的顶部表面。在一些实例中，包封物140可包封电子装置120的侧表面和顶部表面，且包封物140的顶部部分可随后任选地研磨以暴露电子装置120的顶部表面。

在一些实例中，包封物140可包括或称作保护材料、介电质、模制化合物或封装主体。包封物140可包括各种包封或模制材料(例如，树脂、聚合化合物、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯或硅树脂)。包封物140可由例如压缩模制工艺、液相包封物模制工艺、真空层合工艺、焊膏印刷工艺或膜辅助模制工艺的各种工艺形成。包封物140可具有在大致100μm到大致800μm的范围内的高度。包封物140可保护电子装置120免于外部组件或环境暴露影响。

图2r示出在稍后制造阶段处的半导体装置100的横截面图。在图2r中示出的实例中，可去除或分离定位在衬底110下的载体20。在一些实例中，可通过研磨、加热、化学物质、uv或物理力去除载体20或使所述载体与衬底110分离。可暴露衬底110的基底互连件1114。

在图2r中示出的实例中，外部互连件150可连接到暴露的基底互连件1114，且可完成半导体装置100。在一些实例中，外部互连件150可包括或称作导电凸块、导电球或导电柱(如柱形件或电线)，且可包括或称作例如焊料主体、铜主体或焊料盖。外部互连件150可包括锡(sn)、银(ag)、铅(pb)、铜(cu)、sn-pb、sn37-pb、sn95-pb、sn-pb-ag、sn-cu、sn-ag、sn-au、sn-bi或sn-ag-cu。外部互连件150可由例如球滴工艺、丝网印刷工艺或电镀工艺形成。外部互连件150可具有在大致20μm到大致200μm的范围内的高度。外部互连件150可提供半导体装置100与外部组件之间的电连接路径。

图3示出实例半导体装置200的横截面图。在图3中示出的实例中，半导体装置200可包含衬底210、电子装置120、底部填充物130、包封物140和外部互连件150。

衬底210可包括导电结构211、第一阻挡结构212、第二阻挡结构213和介电结构214。导电结构211可包括导电图案2111、2112和2113、基底互连件2114和顶部互连件2115。第一阻挡结构212可包括第一阻挡晶种2121和第一阻挡层2122。第二阻挡结构213可包括第二阻挡晶种2131和第二阻挡件2132。介电结构214可包括介电质2141、2142、2143和2144。

在一些实例中，衬底210可包括与先前描述的衬底110类似的对应组件、特征、材料或形成工艺。举例来说，衬底210的符号211、2111、2112、2113、2114、2115、212、2121、2122、213、2131、2132、214、2141、2142、2143可分别对应于或类似于先前描述的衬底110的符号111、1111、1112、1113、1114、1115、112、1121、1122、113、1131、1132、114、1141、1142、1143。衬底210还包括介电质2144。

电子装置120可例如包括第一装置侧120a、第二装置侧120b和在第一装置侧120a与第二装置侧120b之间延伸的第一横向装置侧120c(例如，其多个中的一个)。衬底210可例如包括第一衬底侧210a、第二衬底侧210b和在第一衬底侧210a与第二衬底侧210b之间延伸的横向衬底侧210c(例如，其多个中的一个)。

在实例实施方案中且参考图3、4o和4p，第一导电图案2111可包括面朝电子装置120的第一侧2111a、与第一侧2111a相对的第二侧2111b和在第一侧2111a与第二侧2111b之间延伸的第一横向侧2111c(例如，其多个中的一个)。此外，在实例实施方案中且参考图3、4g和4h，第二导电图案2112可包括面朝第一导电图案2111的第二侧2111b的第一侧2112a、与第一侧2112a相对且面向第三导电图案2113的第二侧2112b和在第一侧2112a与第二侧2112b之间延伸的第一横向侧2112c(例如，其多个中的一个)。此外，在实例实施方案中且参考图3和4a，第三导电图案2113可包括面朝第二导电图案2112的第二侧2112b的第一侧2113a、与第一侧2113a相对的第二侧2113b和在第一侧2113a与第二侧2113b之间延伸的第一横向侧2113c(例如，其多个中的一个)。

在实例实施方案中，第一阻挡结构212可抑制(例如，显着减少、消除等)第一导电图案2111的横向邻近区段之间的金属的横向迁移。第一阻挡结构212还可抑制第一导电图案2111与其它导电图案(例如，第二导电图案2112、第三导电图案2113等)的区段之间的金属的竖直迁移。类似地，第二阻挡结构213可抑制(例如，显着减少、消除等)第二导电图案2112的横向邻近区段之间的金属的横向迁移。第二阻挡结构213还可抑制第二导电图案2112与其它导电图案(例如，第一导电图案2111、第三导电图案2113等)的区段之间的金属的竖直迁移。

在实例配置中，第一导电图案2111的第一侧2111a可不含第一阻挡结构112，且第一阻挡结构112可覆盖第一导电图案2111的第二侧2111b的大部分(例如，大多数或全部)。第一阻挡结构112还可例如横向地围绕第一导电图案2111的大多数或全部。第一导电图案2111可例如包括轨迹2111d和通孔2111e。在实例实施方案中，第一阻挡结构212可横向地围绕轨迹2111d和通孔2111e。

在实例配置中，第二导电图案2112的第一侧2112a可不含第二阻挡结构213，且第二阻挡结构213可覆盖第二导电图案2112的第二侧2112b的大部分(例如，大多数或全部)。第二阻挡结构213还可例如横向地围绕第二导电图案2112的大多数或全部。第二导电图案2112可例如包括轨迹2112d和通孔2112e。在实例实施方案中，第二阻挡结构213可横向地围绕轨迹2112d和通孔2112e。

在一些实例中，衬底210、底部填充物130、包封物140和外部互连件150可包括或称作半导体封装或封装，其可保护电子装置120免于外部组件和/或环境暴露影响。半导体封装可提供外部组件与电子装置120之间的电耦合。

图4a到4t示出用于制造实例半导体装置200的实例方法的横截面图。图4a示出在早期制造阶段处的半导体装置200的横截面图。

在图4a中示出的实例中，导电图案2113(其还可例如但不限于在本文中称为“第三导电图案2113”)可形成于载体10的顶部表面上。在一些实例中，载体10可包括硅、玻璃、金属、粘着膜或粘着带。在实例实施方案中，第三导电图案2113可包括面向载体10的顶部表面的第二侧2113b、与第二侧2113b相对的第一侧2113a和在第一侧2113a与第二侧2113b之间延伸的第一横向侧2113c(例如，其多个中的一个)。在一些实例中，导电图案2113可包括与先前描述的导电图案1113类似的对应组件、特征、材料或形成工艺。在一些实例中，导电图案2113可具有大致2μm到大致5μm的范围内的厚度。

图4b示出在稍后制造阶段处的半导体装置200的横截面图。在图4b中示出的实例中，介电质2143和2142可形成于载体10上。在一些实例中，介电质2143、2142可包括与先前描述的介电质1143、1142类似的对应组件、特征、材料或形成工艺。在一些实例中，介电质2143和2142可依序形成于上载体10，且开口214a可通过图案化形成于介电质2143和2142中。开口214a可暴露介电质2143和2142和导电图案2113的部分。虽然介电质2143和2142中的两个示出于图4b中，但这并非本公开的限制。在一些实例中，相同或单个介电层可包括介电质2142和2143。在一些实例中，介电质2143、2143可包括超过两个介电层。在一些实例中，介电质2143和2142的图案化可由干式蚀刻或湿式蚀刻执行。

图4c示出在稍后制造阶段处的半导体装置200的横截面图。在图4c中示出的实例中，第二阻挡晶种2131可完全形成于介电质2143和2142的顶部表面上。另外，第二阻挡晶种2131还可形成于导电图案2113的暴露顶部表面上。第二阻挡晶种2131可电连接到导电图案2113。在一些实例中，第二阻挡晶种2131可包括与先前描述的第二阻挡晶种1131类似的对应组件、特征、材料或形成工艺。第二阻挡晶种2131可以是用于形成第二阻挡件2132的晶种。第二阻挡晶种2131可以是在衬底210内将导电图案2113和2112彼此连接的接合部。第二阻挡晶种2131可具有在大致2μm到大致5μm的范围内的厚度。

图4d示出在稍后制造阶段处的半导体装置200的横截面图，且图4e示出图4d的一部分的放大横截面视图。在图4d和4e中示出的实例中，第二阻挡件2132可形成于第二阻挡晶种2131的区上。在一些实例中，激光掩模可形成于第二阻挡晶种2131上，且uv激光、uv光或高度密集uv可随后进行照射，且第二阻挡件2132可形成。第二阻挡件2132可形成于定位于经由开口214a暴露的介电质2143和2142中的第二阻挡晶种2131上。第二阻挡晶种2131和第二阻挡件2132可称作第二阻挡结构213。在一些实例中，第二阻挡件2132可包括与先前描述的第二阻挡件1132类似的对应组件、特征、材料或形成工艺。第二阻挡件2132可防止电短路在衬底210内的邻近导电图案2112之间发生。在一些实例中，第二阻挡件2132可具有在大致2μm到大致5μm的范围内的厚度。第二阻挡件2132的厚度与第二阻挡晶种2131的厚度的比率可在3:7到4:6的范围内。

图4f示出在稍后制造阶段处的半导体装置200的横截面图。在图4f中示出的实例中，可去除第二阻挡晶种2131的一部分。第二阻挡晶种2131可通过干式蚀刻或湿式蚀刻去除。可去除定位于介电质2142和导电图案2113上的第二阻挡晶种2131以暴露介电质2142和导电图案2113。在一些实例中，去除介电质2142上方的第二阻挡晶种2131的仅部分，且可保留导电图案2113的暴露顶部表面上的第二阻挡晶种2131的部分。在一些实例中，第二阻挡件2132的一部分可与第二阻挡晶种2131一起去除，且第二阻挡结构213的顶部表面可形成为与介电质2142的顶部表面共面。

图4g示出在稍后制造阶段处的半导体装置200的横截面图，且图4h示出图4g的一部分的放大横截面视图。在图4g和4h中示出的实例中，导电图案2112(其可例如但不限于在本文中称为“第二导电图案2112”)可形成于第二阻挡件2132中以填充开口214a。在一些实例中，导电图案2112可包括与先前描述的导电图案1112类似的对应组件、特征、材料或形成工艺。在实例实施方案中，第二导电图案2112可包括面朝第三导电图案2113的第一侧2113a的第二侧2112b、与第二侧2112b相对的第一侧2112a和在第一侧2112a与第二侧2112b之间延伸的第一横向侧2112c(例如，其多个中的一个)。在一些实例中，导电图案2112可具有大致2μm到大致5μm的范围内的厚度。导电图案2112可电连接到导电图案2113。导电图案2112可转移或重布衬底210中的信号、电流或电压。在实例配置中，第二导电图案2112的第一侧2112a可不含第二阻挡结构213，且第二阻挡结构213可覆盖第二导电图案2112的第二侧2112b的大部分(例如，大多数或全部)。第二阻挡结构213还可例如横向地围绕第二导电图案2112的大多数或全部。

在一些实例中，如图4i中所示出，金属晶种2133可形成于第二阻挡件2132的表面上，且导电图案2112可随后形成以填充开口214a。在一些实例中，金属晶种2133可完全形成于开口214a中和介电质2142的顶部表面上。在一些实例中，金属晶种2133可包括与先前描述的金属晶种1133类似的对应组件、特征、材料或形成工艺。金属晶种2133可允许在第二阻挡件2132的表面上容易地形成导电图案2112。第二阻挡晶种2131和第二阻挡件2132和金属晶种2133可称作第二阻挡结构213'。

图4j示出在稍后制造阶段处的半导体装置200的横截面图。在图4j中示出的实例中，介电质2141可形成于导电图案2112和介电质2142上。在一些实例中，介电结构2141可包括一或多个介电层。在一些实例中，介电质2141可包括与先前描述的介电质1141类似的对应组件、特征、材料或形成工艺。在一些实例中，可去除介电质2141的一部分以暴露导电图案2112的一部分。可通过例如干式蚀刻或湿式蚀刻去除介电质2141。

图4k示出在稍后制造阶段处的半导体装置200的横截面图。在图4k中示出的实例中，第一阻挡晶种2121可形成于介电质2141的顶部表面上。第一阻挡晶种2121可形成以覆盖暴露导电图案2112。在一些实例中，第一阻挡晶种2121可包括与先前描述的第一阻挡晶种1121类似的对应组件、特征、材料或形成工艺。第一阻挡晶种2121可具有在大致2μm到大致5μm的范围内的厚度。

图4l示出在稍后制造阶段处的半导体装置200的横截面图，且图4m示出图4l的一部分的放大横截面视图。在图4l和4m中示出的实例中，第一阻挡件2122可形成于第一阻挡晶种2121的区上。在一些实例中，激光掩模可形成于第一阻挡晶种2121上，且uv激光、uv光或高度密集uv可随后进行照射，且第一阻挡件2122可形成。第一阻挡晶种2121和第一阻挡件2122可称作第一阻挡结构212。第一阻挡2122形成以便使导电图案2112上方的第一阻挡晶种2121的区暴露。在一些实例中，第一阻挡件2122可包括与先前描述的第一阻挡件1122类似的对应组件、特征、材料或形成工艺。第一阻挡件2122可防止电短路在衬底210内的邻近导电图案2111之间发生。在一些实例中，第一阻挡件2122可具有在大致2μm到大致5μm的范围内的厚度。第一阻挡件2122的厚度与第一阻挡晶种2121的厚度的比率可在3:7到4:6的范围内。

图4n示出在稍后制造阶段处的半导体装置200的横截面图。在图4n中示出的实例中，可去除第一阻挡晶种2121的一部分。在一些实例中，第一阻挡晶种2121可通过干式蚀刻或湿式蚀刻去除。在一些实例中，可去除定位于介电质2141上的第一阻挡晶种2121以暴露介电质2141。在一些实例中，还可去除接触导电图案2112或定位于所述导电图案上的第一阻挡晶种2121的一部分以暴露导电图案2112的一部分。在一些实例中，第一阻挡件2122的一部分可与第一阻挡晶种2121一起去除，且第一阻挡结构212的顶部表面可形成为与介电质2141的顶部表面共面。

图4o示出在稍后制造阶段处的半导体装置200的横截面图，且图4p示出图4o的一部分的放大横截面视图。在图4o和4p中示出的实例中，导电图案2111可形成于第一阻挡件2122中。在一些实例中，导电图案2111可包括与先前描述的导电图案1111类似的对应组件、特征、材料或形成工艺。在实例实施方案中，第一导电图案2111可包括面朝第二导电图案2112的第一侧2112a的第二侧2111b、与第二侧2111b相对的第一侧2111a和在第一侧2111a与第二侧2111b之间延伸的第一横向侧2111c(例如，其多个中的一个)。在一些实例中，导电图案2111可具有大致2μm到大致5μm的范围内的厚度。在一些实例中，导电图案2111可通过第一阻挡晶种2121电连接到导电图案2112。在一些实例中，导电图案2111可直接连接到导电图案2112的暴露部分。导电图案2111可转移或横向地重布衬底110中的信号、电流或电压。在实例配置中，第一导电图案2111的第一侧2111a可不含第一阻挡结构212，且第一阻挡结构212可覆盖第一导电图案2111的第二侧2111b的大部分(例如，大多数或全部)。第一阻挡结构212还可例如横向地围绕第一导电图案2111的大多数或全部。第一导电图案2111可例如包括轨迹2111d和通孔2111e。在实例实施方案中，第一阻挡结构212可横向地围绕轨迹2111d和通孔2111e。

在一些实例中，如图4q中所示出，金属晶种2123可形成于第一阻挡件2122和第一阻挡晶种2121的表面上，且导电图案2111可随后形成于金属晶种2123上。在一些实例中，金属晶种2123可包括与先前描述的金属晶种1133类似的对应组件、特征、材料或形成工艺。金属晶种2123可允许在第一阻挡件2122的表面上容易地形成导电图案2111。另外，第一阻挡晶种2121、第一阻挡件2122和金属晶种2123可称作第一阻挡结构212'。

图4r示出在稍后制造阶段处的半导体装置200的横截面图。在图4r中示出的实例中，顶部互连件2115可形成于导电图案2111上。在一些实例中，顶部互连件2115可包括与先前描述的顶部互连件1115类似的对应组件、特征、材料或形成工艺。在一些实例中，顶部互连件2115可具有大致2μm到大致5μm的范围内的厚度。

图4s示出在稍后制造阶段处的半导体装置200的横截面图。在图4s中示出的实例中，电子装置120可电连接到顶部互连件2115。电子装置120可包括装置端子121和装置互连件122。装置互连件122可电连接到顶部互连件2115。装置互连件122可提供电子装置120与衬底210之间的电接触。在一些实例中，底部填充物130可形成于电子装置120与衬底210之间。底部填充物130可形成以覆盖装置端子121、装置互连件122和顶部互连件2115。在一些实例中，包封物140可包封衬底210上的电子装置120。

图4t示出在稍后制造阶段处的半导体装置200的横截面图。在图4t中示出的实例中，可去除定位在导电图案2113和介电质2143下的载体10。在一些实例中，可通过研磨、加热、化学物质、uv或物理力去除载体10。可暴露导电图案2113和介电质2143。在一些实例中，介电质2144可形成于导电图案2113和介电质2143上。在一些实例中，介电质2144可包括与先前描述的介电质2141类似的对应组件、特征、材料或形成工艺。介电质2141、2142、2143和2144可称作介电结构214。

在一些实例中，可去除介电质2144的一部分以暴露导电图案2113，且基底互连件2114可形成于暴露的导电图案2113上。在一些实例中，基底互连件2114可包括与先前描述的基底互连件1114类似的对应组件、特征、材料或形成工艺。基底互连件2114可提供导电图案2111、2112和2113与外部互连件150之间的电接触。导电图案2111、2112和2113、基底互连件2114和顶部互连件2115可称作导电结构211。

在一些实例中，外部互连件150可连接到基底互连件2114，且可完成半导体装置200。外部互连件150可提供半导体装置200与外部组件之间的电连接路径。

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