半导体结构及其制备方法与流程

[0001]
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制备方法。


背景技术：

[0002]
闪存(flash memory)是一种非易失性存储器，在没有电流供应的条件下也能够长久地保持数据，即断电数据也不会丢失。闪存主要分为nor和nand两种类型，通常称为nor flash和nand flash。其中，nor flash，也称为编码型快闪记忆体。因为具备可直接执行代码、可靠性强、读取速度快等特性，从而成为闪存技术中主流的非易失性存储器。在实际应用中，闪存中需要用到一些电阻结构。其中，这些电阻结构的主要作用为感应放大器参考，高压等级，时序以及数据路径的修正。并且，随着闪存具有更多功能的应用，如宽电压操作，更精细档位的弱编程和擦除的要求，闪存中所需要使用的电阻也越来越多。
[0003]
目前，在闪存中常用的电阻结构为多晶硅电阻，即，将在存储单元中形成在浅沟槽隔离结构表面上的栅极结构中的多晶硅作为电阻。但是，由于浮栅极闪存中为了给被包围的浮栅极提供足够的耦合率，因此，存储单元栅极结构中的控制栅极的厚度一般较厚，从而导致控制栅极的阻值较低，因此，需要占用大量的面积来满足闪存中电阻结构的设计要求。并且，为了解决闪存中多晶硅电阻占用面积大的问题，研发人员后续又提出了使用单位长度更高阻值的轻浅掺杂ldd电阻，这种轻浅掺杂ldd电阻是通过轻掺杂漏极(light doped drain,ldd)注入工艺向有源区的衬底硅中掺入剂量比源极和漏极小的掺杂离子(n型或p型离子)来形成，但是由于轻浅掺杂ldd电阻与闪存器件的性能密切相关，即，当对闪存器件进行调整时，其轻浅掺杂ldd电阻会受到影响，例如，做在存储区中有源区的轻浅掺杂ldd电阻，用的时候还要考虑电压，如果是做在不同类型的势阱中，还要考虑结的击穿电压，因此，限制了轻浅掺杂ldd电阻在闪存中的使用范围。


技术实现要素：

[0004]
本发明的目的在于提供一种半导体结构的制造方法，以解决现有技术中多晶硅电阻占用版图面积大的问题。
[0005]
为解决上述技术问题，本发明提供一种半导体结构的制备方法，包括：
[0006]
提供一具有浅沟槽隔离结构的半导体衬底，所述浅沟槽隔离结构在所述半导体衬底中定义出逻辑区和存储区，并在所述存储区中定义出电阻区和存储单元区，在所述半导体衬底的表面上形成有栅氧化层；
[0007]
在所述存储区的栅氧化层的表面上形成浮栅层，所述浮栅层的上表面与所述存储区内的浅沟槽隔离结构的顶面齐平；
[0008]
至少回刻蚀所述存储单元区内的浅沟槽隔离结构，以使所述存储单元区中所述浅沟槽隔离结构的顶面低于所述浮栅层的顶面；
[0009]
在所述存储区上形成栅间介质层和控制栅层，所述栅间介质层覆盖在所述存储区的浮栅层的表面上，所述控制栅层覆盖在所述栅间介质层的表面上，并延伸覆盖在所述逻
辑区的所述栅氧化层的表面上；
[0010]
在所述逻辑区中形成第一栅极堆叠结构，并在所述电阻区中形成接触孔，所述接触孔的底部暴露出所述电阻区的部分所述浮栅层或者部分所述栅间介质层的表面；
[0011]
掩蔽所述逻辑区和所述电阻区，并刻蚀所述存储单元区的控制栅层、栅介质层、浮栅层和栅氧化层至所述半导体衬底，以在所述存储单元区中形成第二栅极堆叠结构。
[0012]
可选的，在所述逻辑区中形成第一栅极堆叠结构，并在所述电阻区中形成接触孔的步骤，包括：
[0013]
掩蔽所述存储单元区和部分所述电阻区，并对所述逻辑区的所述控制栅层和所述栅氧化层，以及暴露出的所述电阻区的所述控制栅层和栅间介质层进行干法刻蚀，以在所述逻辑区中形成第一栅极堆叠结构，同时选择性的去除覆盖在暴露出的所述电阻区的控制栅层和部分厚度的栅间介质层，以在所述电阻区中形成暴露出剩余部分的所述栅间介质层的第一开口；
[0014]
沿所述第一开口去除所述第一开口中剩余部分的栅间介质层，以在所述电阻区中形成所述接触孔。
[0015]
可选的，当所述接触孔的底部暴露出部分所述浮栅层时，在形成所述接触孔之后且在形成所述第二栅极堆叠结构之前，所述半导体结构的制备方法还包括：在所述接触孔中填充导电材料，以在所述接触孔中形成导电插塞。
[0016]
可选的，所述接触孔暴露出部分所述栅间介质层的表面，且在形成所述第二堆叠结构的步骤之后，所述半导体结构的制备方法还包括：
[0017]
在所述逻辑区和所述存储单元区上覆盖侧墙材料层；
[0018]
刻蚀所述侧墙材料层和所述接触孔暴露出的所述栅间介质层，以在所述第一栅极堆叠结构和第二栅极堆叠结构的侧壁上分别形成侧墙，并同时去除所述接触孔中的所述栅间介质层，以使得所述接触孔底部暴露出所述浮栅层。
[0019]
可选的，在形成所述侧墙之后并使得所述接触孔底部暴露出所述浮栅层之后，所述半导体结构的制备方法还包括：在所述接触孔中填充导电材料，以在所述接触孔中形成导电插塞。
[0020]
可选的，在所述接触孔中形成导电插塞之前，所述半导体结构的制备方法还包括：
[0021]
在所述接触孔中暴露出的所述浮栅层的表面上形成金属层；
[0022]
对暴露出的所述浮栅层及其表面上形成的所述金属层执行硅化工艺，以使所述接触孔中暴露出的所述浮栅层转化为金硅化物层。
[0023]
可选的，在至少回刻蚀所述存储单元区内的浅沟槽隔离结构的步骤中，仅回刻蚀所述存储单元区内的浅沟槽隔离结构，以使所述存储单元区中所述浅沟槽隔离结构的顶面低于所述浮栅层的顶面，并使得所述电阻区中所述浅沟槽隔离结构的顶面保持与所述浮栅层的顶面齐平；或者，对所述存储区中的浅沟槽隔离结构进行回刻蚀，以使所述存储单元区和所述电阻区中的浅沟槽隔离结构的顶面都低于所述浮栅层的顶面。
[0024]
可选的，在所述接触孔中暴露出的所述浮栅层的表面上形成金属层之前，所述半导体结构的制备方法还包括：对所述接触孔底部暴露出的浮栅层进行n型或p型掺杂离子注入。
[0025]
可选的，所述栅间介质层为氧化物、氮化物和氧化物的堆叠结构。
[0026]
基于如上所述的半导体结构的制备方法，本发明还提供了一种半导体器件，包括：
[0027]
具有浅沟槽隔离结构的半导体衬底，所述浅沟槽隔离结构在所述半导体衬底中定义出逻辑区和存储区，并在所述存储区中定义出电阻区和存储单元区；
[0028]
第一栅极堆叠结构，位于所述逻辑区中，所述第一栅极堆叠结构包括依次堆叠在所述逻辑区的半导体衬底上的栅氧化层和控制栅层；
[0029]
第二栅极堆叠结构，位于所述存储单元区中，所述第二栅极堆叠结构包括依次堆叠在所述存储单元区的半导体衬底上的栅氧化层、浮栅层、栅间介质层和控制栅层，且所述第二栅极堆叠结构中的所述浮栅层的顶面高于所述浅沟槽隔离结构的顶面；
[0030]
第三栅极堆叠结构，位于所述电阻区中，且所述第三栅极堆叠结构包括依次堆叠在所述电阻区的半导体衬底上的栅氧化层、浮栅层、栅间介质层和控制栅层；
[0031]
导电插塞，位于所述电阻区中，并贯穿所述第三栅极堆叠结构的栅间介质层和控制栅层，所述导电插塞的底部与所述电阻区的部分所述浮栅层电性接触。
[0032]
与现有技术相比，本发明技术方案至少具有如下有益效果之一：
[0033]
本发明提出了一种利用浮栅极闪存存储单元中的浮栅极多晶硅作为电阻的半导体结构及其制备方法。具体的，在本发明提供的半导体结构的制备方法中，在存储区中预留出电阻区，在形成逻辑区中第一栅极堆叠结构时在电阻区中形成暴露出浮栅层或者栅间介质层的接触孔，最后通过接触孔中的导电插塞将电阻区中的浮栅层引出，从而形成利用电阻区的浮栅层形成高电阻，从而实现提高单位面积的电阻值。
[0034]
进一步的，本发明提供的半导体结构在有效提高单位面积的电阻的情况下，与现有工艺完全兼容，并不新增掩模版，从而提高了半导体器件的生产效率。
附图说明
[0035]
图1为本发明一实施例中的半导体结构的制备方法的流程示意图；
[0036]
图2a～图2f为本发明一实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
[0037]
其中，附图标记如下：
[0038]
100-半导体衬底；
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110-栅氧化层；
[0039]
120-浮栅层；
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130-栅介质层；
[0040]
140-控制栅极；
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150/160-侧墙；
[0041]
170-金属插塞；
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a-逻辑区；
[0042]
b-存储区；
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b1-电阻区；
[0043]
b2-存储单元区；
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101-浅沟槽隔离结构；
[0044]
102-第一开口；
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103-接触孔。
具体实施方式
[0045]
承如背景技术所述，目前，在闪存中常用的电阻结构为多晶硅电阻，即，将在存储单元中形成在浅沟槽隔离结构表面上的栅极结构中的多晶硅作为电阻。但是，由于浮栅极闪存中为了给被包围的浮栅极提供足够的耦合率，因此，存储单元栅极结构中的控制栅极的厚度一般较厚，从而导致控制栅极的阻值较低，因此，需要占用大量的面积来满足闪存中
电阻结构的设计要求。并且，为了解决闪存中多晶硅电阻占用面积大的问题，研发人员后续又提出了使用单位长度更高阻值的轻浅掺杂ldd电阻，但是由于轻浅掺杂ldd电阻与闪存器件的性能密切相关，即，当对闪存器件进行调整时，其轻浅掺杂ldd电阻会受到影响，例如，做在存储区中有源区的轻浅掺杂ldd电阻，用的时候还要考虑电压，如果是做在不同类型的势阱中，还要考虑结的击穿电压，因此，限制了轻浅掺杂ldd电阻在闪存中的使用范围。
[0046]
为此，本发明提供了一种的半导体结构的制备方法，以解决现有技术中多晶硅电阻占用版图面积大的问题。例如参考图1所示，所述半导体结构的制备方法包括如下步骤：
[0047]
步骤s100，提供一具有浅沟槽隔离结构的半导体衬底，所述浅沟槽隔离结构在所述半导体衬底中定义出逻辑区和存储区，并在所述存储区中定义出电阻区和存储单元区，在所述半导体衬底的表面上形成有栅氧化层；
[0048]
步骤s200，在所述存储区的栅氧化层的表面上形成浮栅层，所述浮栅层的上表面与所述存储区内的浅沟槽隔离结构的顶面齐平；
[0049]
步骤s300，至少回刻蚀所述存储单元区内的浅沟槽隔离结构，以使所述存储单元区中所述浅沟槽隔离结构的顶面低于所述浮栅层的顶面；
[0050]
步骤s400，在所述存储区上形成栅间介质层和控制栅层，所述栅间介质层覆盖在所述存储区的浮栅层的表面上，所述控制栅层覆盖在所述栅间介质层的表面上，并延伸覆盖在所述逻辑区的所述栅氧化层的表面上；
[0051]
步骤s500，在所述逻辑区中形成第一栅极堆叠结构，并在所述电阻区中形成接触孔，所述接触孔的底部暴露出所述电阻区的部分所述浮栅层或者部分所述栅间介质层的表面；
[0052]
步骤s600，掩蔽所述逻辑区和所述电阻区，并刻蚀所述存储单元区的控制栅层、栅间介质层、浮栅层和栅氧化层至所述半导体衬底，以在所述存储单元区中形成第二栅极堆叠结构。
[0053]
即，本发明提出了一种利用浮栅极闪存存储单元中的浮栅极多晶硅作为电阻的半导体结构及其制备方法。具体的，在本发明提供的半导体结构的制备方法中，在存储区中预留出电阻区，在形成逻辑区中第一栅极堆叠结构时在电阻区中形成暴露出浮栅层或者栅间介质层的接触孔，最后通过接触孔中的导电插塞将电阻区中的浮栅层引出，从而形成利用电阻区的浮栅层形成高电阻，从而实现提高单位面积的电阻值。
[0054]
本发明中，利用浮栅极闪存存储单元中的部分存储单元的浮栅极多晶硅作为闪存的电阻结构，从而避免了现有技术中采用在浅沟槽隔离结构表面上的栅极结构中的多晶硅作为闪存电阻结构，造成的占用版图面积大的问题。
[0055]
以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0056]
图2a～图2f为本发明一实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
[0057]
在步骤s100中，具体参考图2a所示，提供一具有浅沟槽隔离结构101的半导体衬底100，所述半导体衬底100用于为后续工艺生成nor闪存存储器件提供操作的平台。所述半导体衬底100的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底100也可以选自硅、锗、
砷化镓或锗硅等化合物；所述半导体衬底100还可以是其他半导体材料。示例性的，本发明实施例中，所述半导体衬底100为硅衬底。在本发明实施例中，在所述半导体衬底100中形成有多个浅沟槽隔离结构101，所述浅沟槽隔离结构101在所述半导体衬底100中定义出逻辑区a和存储区b，并在所述存储区b中定义出电阻区b1和存储单元区b2，示例性的，如图2a所示，在aa分割线的左侧的半导体衬底100为逻辑区a，在aa分割线和bb分割线之间半导体衬底100为电阻区b1，在bb分割线的右侧的半导体衬底100为存储区b2。此外，在所述半导体衬底100的表面上形成有栅氧化层110，此时栅氧化层110可以覆盖逻辑区a、电阻区b1和存储单元区b2的表面，进一步地，当栅氧化层110通过沉积工艺形成时，栅氧化层110还可以覆盖在各个浅沟槽隔离结构101的表面上。
[0058]
在步骤s200中，继续参考图2a所示，在所述存储区b的栅氧化层110的表面上形成浮栅层120，所述浮栅层120的上表面与所述存储区b内的浅沟槽隔离结构101的顶面齐平。
[0059]
本实施例中，首先可以在栅氧化层110的表面上覆盖浮栅层120，然后，对所述浮栅层120的顶面进行化学机械平坦化，直至暴露出所述存储区b内的所述浅沟槽隔离结构101的顶面，此时浮栅层120的上表面与各个浅沟槽隔离结构101的顶面齐平；之后，通过光刻和刻蚀工艺去除所述逻辑区a中的浮栅层120以及所述存储区b中多余的浮栅层120，从而形成存储区b内的浮栅层120的上表面与所述存储区b内的浅沟槽隔离结构101的顶面齐平的结构。
[0060]
在步骤s300中，具体参考图2b所示，至少回刻蚀所述存储单元区b2内的浅沟槽隔离结构101，以使所述存储单元区b2中所述浅沟槽隔离结构101的顶面低于所述浮栅层120的顶面。
[0061]
本实施例中，在步骤s300中，可以仅回刻蚀所述存储单元区b2内的浅沟槽隔离结构101，以使所述存储单元区b2中所述浅沟槽隔离结构101的顶面低于所述浮栅层120的顶面，并使得所述电阻区b1中所述浅沟槽隔离结构101的顶面保持与所述浮栅层120的顶面齐平。
[0062]
可选的方案，在至少回刻蚀所述存储单元区b2内的浅沟槽隔离结构101的步骤s300中，还可以对所述存储区b中的所有浅沟槽隔离结构101进行回刻蚀，以使所述存储单元区b1和所述电阻区b2中的浅沟槽隔离结构101的顶面都低于所述浮栅层120的顶面。
[0063]
在本发明实施例中，无论是仅对所述存储单元区b2内的浅沟槽隔离结构101进行干刻回刻蚀，还是对存储区b中的电阻区b1和存储单元区b2中的所有浅沟槽隔离结构都执行回刻蚀，都可以实现在不影响闪存器件对电荷的存储功能的情况下，只将存储区b中作为电阻区b1所对应的半导体衬底上形成的结构作为闪存存储器件的电阻结构，从而减小了电阻结构在闪存存储器件中版图的占用面积。
[0064]
在步骤s400中，具体参考图2c所示，在所述存储区b和所述逻辑区a上形成栅间介质层130和控制栅层140，所述栅间介质层130覆盖在所述存储区b的浮栅层120的表面上，所述控制栅层140覆盖在所述栅间介质层130的表面上，并延伸覆盖在所述逻辑区a的所述栅氧化层110的表面上。
[0065]
其中，所述栅间介质层130可以为氧化物、氮化物和氧化物的堆叠结构，示例性的，所述栅间介质层130可以为二氧化硅、氮化硅和二氧化硅的堆叠结构。
[0066]
在步骤s500中，具体参考图2d所示，在所述逻辑区a中形成第一栅极堆叠结构151，
并在所述电阻区b1中形成接触孔102，所述接触孔102的底部暴露出所述电阻区b1的部分所述浮栅层120或者部分所述栅间介质层130的表面。
[0067]
本实施例中，提供了一种在所述逻辑区a中形成第一栅极堆叠结构151，并在所述电阻区b1中形成接触孔102的具体方式，包括如下步骤：
[0068]
首先，掩蔽所述存储单元区b2和部分所述电阻区b1，并对所述逻辑区a的所述控制栅层140和所述栅氧化层110，以及暴露出的所述电阻区b2的所述控制栅层140和栅间介质层130进行干法刻蚀，以在所述逻辑区a中形成第一栅极堆叠结构151，同时选择性的去除覆盖在暴露出的所述电阻区b1的控制栅层140和部分厚度的栅间介质层130，以在所述电阻区b1中形成暴露出剩余部分的所述栅间介质层130’的第一开口102；
[0069]
接着，沿所述第一开口102去除所述第一开口102中剩余部分的栅间介质层130’，以在所述电阻区b1中形成所述接触孔103，如图2e所示。
[0070]
由于浮栅极闪存存储器中形成有源区时，使用的掩模版等级高，因此，可以浮栅极闪存存储器中浮栅极占用面积更小，同时其还被栅间介质层，浅槽隔离结构以及栅氧化层所包围。因此，本发明实施例中提供的利用浮栅极闪存存储单元中的浮栅极多晶硅作为电阻的半导体结构，可以很好的抑制电压极性。
[0071]
可以理解的是，在电阻区b2中形成所述接触孔103的过程，同时也在所述电阻区b2中形成了第三栅极堆叠结构153。由于本发明实施例中的电阻结构是在形成逻辑区a和存储单元区b1中的栅极堆叠结构的过程中形成，与现有工艺完全兼容，并不新增掩模版，从而实现了提高半导体器件的生产效率的目的。
[0072]
在步骤s600中，具体参考图2e所示，掩蔽所述逻辑区a和所述电阻区b1，并刻蚀所述存储单元区b2的控制栅层140、栅间介质层130、浮栅层120和栅氧化层110至所述半导体衬底100，以在所述存储单元区b2中形成第二栅极堆叠结构152。
[0073]
可选的，在所述步骤s500形成的接触孔102暴露出部分所述栅间介质层130’的表面，且在步骤s600形成所述第二堆叠结构的152步骤之后，本发明提供的所述半导体结构的制备方法还可以包括如下步骤：
[0074]
首先，在所述逻辑区a和所述存储单元区b2上覆盖侧墙材料层(未图示)；
[0075]
接着，刻蚀所述侧墙材料层和所述接触孔102暴露出的所述栅间介质层130’，以在所述第一栅极堆叠结构151和第二栅极堆叠结构152的侧壁上分别形成侧墙160和侧墙150，并同时去除所述接触孔102中的所述栅间介质层130’，以使得所述接触102孔底部暴露出所述浮栅层120。本步骤中，也可以在第三栅极堆叠结构153的侧壁上形成侧墙(未图示)，以防止填充在接触孔102中的导电插塞170与电阻区b1中的控制栅层电性接触。
[0076]
进一步的，在形成所述侧墙150(160)之后并使得所述接触103孔底部暴露出所述浮栅层120之后，所述半导体结构的制备方法还可以包括：
[0077]
在所述接触孔103中填充导电材料，以在所述接触孔中形成导电插塞170。示例性的，所述导电材可以为金属材料，如，铜，还可以为金属氮化物，如，氮化钛，对此本发明不做限定。
[0078]
此外，在所述接触孔103中形成导电插塞170之前，本发明提供的半导体结构的制备方法还可以包括如下步骤：
[0079]
首先，在所述接触孔103中暴露出的所述浮栅层120的表面上形成金属层；
[0080]
其次，对暴露出的所述浮栅层120及其表面上形成的所述金属层执行硅化工艺，以使所述接触孔103中暴露出的所述浮栅层120转化为金硅化物层(未图示)。
[0081]
可选的，在所述接触孔103中暴露出的所述浮栅层120的表面上形成金属层之前，本发明提供的半导体结构的制备方法还可以包括如下步骤：对所述接触103孔底部暴露出的浮栅层120进行n型或p型掺杂离子注入。该n型或p型掺杂离子注入可以调整最终在电阻区中形成的电阻的阻值。当然在本发明的其他实施例中，当在步骤s200中形成的浮栅层是n型或p型掺杂的，则，也可以省略对所述接触103孔底部暴露出的浮栅层120进行n型或p型掺杂离子注入的步骤。
[0082]
由于在本发明提供的半导体结构的制备方法中，在刻蚀形成逻辑区中第一栅极堆叠结构的过程中去除存储区中电阻区的控制栅极的多晶硅和栅间介质层，并形成暴露出电阻区中的浮栅层的接触孔，之后，再对该电阻区进行离子注入工艺，以使所述暴露出的浮栅层进行掺杂，并且作为电阻部分的浮栅层被存储单元的栅间介质层(ono)以及控制栅极覆盖，从而形成利用浮栅层掺杂的高电阻，从而实现提高单位面积的电阻值。
[0083]
基于如上所述的半导体结构的制备方法，本实施例中还提供了一种半导体器件，所述半导体器件包括：
[0084]
具有浅沟槽隔离结构101的半导体衬底100，所述浅沟槽隔离结构101在所述半导体衬底100中定义出逻辑区a和存储区b，并在所述存储区b中定义出电阻区b1和存储单元区b2；
[0085]
第一栅极堆叠结构151，位于所述逻辑区a中，所述第一栅极堆叠结构包括依次堆叠在所述逻辑区a的半导体衬底100上的栅氧化层110和控制栅层；
[0086]
第二栅极堆叠结构152，位于所述存储单元区b2中，所述第二栅极堆叠结构152包括依次堆叠在所述存储单元区b2的半导体衬底100上的栅氧化层110、浮栅层120、栅间介质层130和控制栅层140，且所述第二栅极堆叠结构152中的所述浮栅层120的顶面高于所述浅沟槽隔离结构101的顶面；
[0087]
第三栅极堆叠结构153，位于所述电阻区b1中，且所述第三栅极堆叠结构152包括依次堆叠在所述电阻区b1的半导体衬底100上的栅氧化层110、浮栅层120、栅间介质层130和控制栅层140；
[0088]
导电插塞170，位于所述电阻区b1中，并贯穿所述第三栅极堆叠结构152的栅间介质层130和控制栅层140，所述导电插塞170的底部与所述电阻区b1的部分所述浮栅层120电性接触。
[0089]
综上所述，本发明提出了一种利用浮栅极闪存存储单元中的浮栅极多晶硅作为电阻的半导体结构及其制备方法。具体的，在本发明提供的半导体结构的制备方法中，在存储区中预留出电阻区，在形成逻辑区中第一栅极堆叠结构时在电阻区中形成暴露出浮栅层或者栅间介质层的接触孔，最后通过接触孔中的导电插塞将电阻区中的浮栅层引出，从而形成利用电阻区的浮栅层形成高电阻，从而实现提高单位面积的电阻值。
[0090]
进一步的，本发明提供的半导体结构在有效提高单位面积的电阻的情况下，与现有工艺完全兼容，并不新增掩模版，从而提高了半导体器件的生产效率。
[0091]
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，
都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
[0092]
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0093]
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。