半导体结构及其制备方法与流程

[0001]
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。


背景技术：

[0002]
随着半导体器件尺寸的不断缩减，半导体器件中的各个组件的特征尺寸也迅速缩小，并且相邻的各个组件之间的间隔也越来越近。如此，将极易引发相邻组件之间的漏电流现象。
[0003]
具体针对存储器(例如，动态随机存储器，dynamic random access memory)而言，随着存储器尺寸的不断缩减，使得掩埋在衬底中的字线结构与邻近的有源区之间将容易出现漏电流现象。


技术实现要素：

[0004]
本发明的目的在于提供一种半导体结构及其制备方法，以解决字线结构与邻近的有源区之间将容易出现漏电流现象的问题。
[0005]
为了达到上述目的，本发明提供了一种半导体结构，包括：
[0006]
一衬底，所述衬底中形成有沿第一预定方向延伸的有源区，所述有源区的底部位于所述衬底的第一设定深度位置；
[0007]
多条字线结构，位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构的底部位于所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；以及，
[0008]
多个辅助掺杂区，位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。
[0009]
可选的，所述辅助掺杂区的顶部与对应的字线结构之间的间距小于其底部与对应的字线结构之间的间距。
[0010]
可选的，所述辅助掺杂区的掺杂浓度高于所述有源区的掺杂浓度。
[0011]
可选的，所述辅助掺杂区的掺杂类型与所述有源区的掺杂类型相同。
[0012]
可选的，所述衬底中具有多个字线沟槽，所述字线结构位于对应的字线沟槽中，所述字线结构包括栅氧化层、栅导电层及两个栅介质层，所述栅氧化层覆盖所述字线沟槽的内壁，所述栅导电层位于所述栅氧化层上并填充所述字线沟槽的部分深度，两个所述栅介质层堆叠后覆盖所述栅导电层并填充所述字线沟槽的剩余深度。
[0013]
可选的，两个所述栅介质层分别为第一栅介质层及第二栅介质层，所述第一栅介质层较所述第二栅介质层更靠近所述栅导电层，所述栅导电层与所述第一栅介质层之间还具有一功函数调整层。
[0014]
可选的，两个所述栅介质层分别为第一栅介质层及第二栅介质层，所述第一栅介质层较所述第二栅介质层更靠近所述栅导电层，所述第一栅介质层与所述第二栅介质层之间还具有一功函数调整层。
[0015]
可选的，所述字线结构还包括字线侧墙，所述字线侧墙包裹所述第二栅介质层及所述功函数调整层的侧壁。
[0016]
可选的，所述功函数调整层的材料为多晶硅或非晶硅。
[0017]
可选的，两个所述栅介质层的材料均为氧化硅、氮化硅或氮氧化硅中的一种或多种。
[0018]
本发明还提供了一种半导体结构的制备方法，包括：
[0019]
提供衬底，所述衬底中形成有沿第一预定方向延伸的有源区，所述有源区的底部位于所述衬底的第一设定深度位置；以及，
[0020]
形成多条字线结构及多个辅助掺杂区于所述衬底中，所述字线结构沿着第二预定方向延伸以穿过相应的有源区，所述字线结构的底部位于所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置，所述辅助掺杂区围绕对应的字线结构且均位于所述第一设定深度位置及所述第二设定深度位置之间。
[0021]
可选的，形成所述字线结构以及所述辅助掺杂区的步骤包括：
[0022]
刻蚀所述衬底至所述第二设定深度位置，以形成字线沟槽；
[0023]
顺次在所述字线沟槽内形成栅氧化层、栅导电层及第二栅介质层，所述栅氧化层覆盖所述字线沟槽的内壁，所述栅导电层位于所述栅氧化层上并填充所述字线沟槽的部分深度，所述第二栅介质层位于所述栅导电层上并填充所述字线沟槽的剩余深度；以及，
[0024]
对所述衬底执行倾斜离子注入工艺，以形成所述辅助掺杂区。
[0025]
可选的，形成所述字线结构以及所述辅助掺杂区的步骤包括：
[0026]
刻蚀所述衬底至所述第二设定深度位置，以形成字线沟槽；
[0027]
顺次在所述字线沟槽内形成栅氧化层、栅导电层及第一栅介质层，所述栅氧化层覆盖所述字线沟槽的内壁，所述栅导电层位于所述栅氧化层上并填充所述字线沟槽的部分深度，所述第一栅介质层位于所述栅导电层上；
[0028]
对所述衬底执行倾斜离子注入工艺，以形成所述辅助掺杂区；以及，
[0029]
在所述第一栅介质层上形成第二栅介质层，所述第一栅介质层及所述第二栅介质层填充所述字线沟槽的剩余深度。
[0030]
可选的，在形成所述栅导电层之后以及形成所述第一栅介质层之前，形成所述字线结构以及所述辅助掺杂区的步骤还包括：
[0031]
在所述栅导电层上形成功函数调整层。
[0032]
可选的，在形成所述辅助掺杂区之后以及形成所述第二栅介质层之前，形成所述字线结构以及所述辅助掺杂区的步骤还包括：
[0033]
在所述第一栅介质层上形成功函数调整层。
[0034]
可选的，在所述第一栅介质层上形成功函数调整层之前，形成所述字线结构以及所述辅助掺杂区的步骤还包括：
[0035]
在剩余的字线沟槽的侧壁上形成字线侧墙。
[0036]
在本发明提供的半导体结构及其制备方法中，衬底中形成有沿第一预定方向延伸的有源区，所述有源区从所述衬底的表面延伸至所述衬底的第一设定深度位置；多条字线结构位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构从所述衬底的表面延伸至所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一
设定深度位置；多个辅助掺杂区位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。如此，即能够利用所述辅助掺杂区改善字线结构和有源区之间的漏电流现象。
附图说明
[0037]
图1为本发明实施例一提供的半导体结构的制备方法的流程图；
[0038]
图2a～图2f为本发明实施例一提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图2f为本发明实施例一提供的半导体结构的结构示意图；
[0039]
图3a～图3d为本发明实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图3d为本发明实施例二提供的半导体结构的结构示意图；
[0040]
图4a～图4e为本发明实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图4e为本发明实施例三提供的半导体结构的结构示意图；
[0041]
图5a～图5e为本发明实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图5e为本发明实施例四提供的半导体结构的结构示意图；
[0042]
图6a～图6e为本发明实施例二提供的半导体结构的制备方法的相应流程对应的结构示意图，其中，图6e为本发明实施例五提供的半导体结构的结构示意图；
[0043]
其中，附图标记为：
[0044]
100-衬底；101-有源区；102-辅助掺杂区；200a-栅氧化层；200b-功函数层；200c-栅导电层；200d-第一栅介质层；200e-第二栅介质层；200f-功函数调整层；200g-字线侧墙；300-钝化层；
[0045]
wl1-第一字线结构；wl2-第二字线结构；sti-浅沟槽隔离结构；
[0046]
h1-第一设定深度位置；h2、h2
’-
第二设定深度位置。
具体实施方式
[0047]
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0048]
实施例一
[0049]
图2f为本实施例中的半导体结构的结构示意图。如图2f所示，所述半导体结构包括：衬底100以及形成在所述衬底100中的字线结构。
[0050]
其中，所述衬底100中形成有多个有源区101和浅沟槽隔离结构sti，所述浅沟槽隔离结构sti用于分隔相邻的有源区101。其中，多个所述有源区101呈阵列式排布且沿第一预定方向延伸，并通过所述浅沟槽隔离结构sti使各个有源区101之间相互独立，避免有源区101之间相互干扰。所述有源区101的底部位于所述衬底100的第一设定深度位置h1。
[0051]
进一步的，所述衬底100中还形成有字线沟槽，所述字线沟槽即用于容纳所述字线结构。具体的，所述字线沟槽沿着第二预定方向延伸，以穿过相应的有源区101和浅沟槽隔离结构sti，以及一部分所述字线沟槽位于所述有源区101中，另一部分所述字线沟槽位于所述浅沟槽隔离结构sti中。为了便于描述，将位于所述浅沟槽隔离结构sti中的所述字线沟槽成为第一字线沟槽，将位于所述有源区101中的所述字线沟槽成为第二字线沟槽。
[0052]
本实施例中，所述第一字线沟槽的开口尺寸大于所述第二字线沟槽的开口尺寸。进一步的，所述第一字线沟槽的底部的位置也更低于所述第二字线沟槽的底部的位置。具体参考图2f所示，所述第一字线沟槽从所述衬底100的表面延伸至所述衬底100的第二设定深度位置h2，所述第二字线沟槽从所述衬底100的表面延伸至所述衬底100的第二设定深度位置h2’，所述第二设定深度位置h2低于所述第二设定深度位置h2’。
[0053]
继续参考图2f所示，所述字线结构位于所述字线沟槽中，包括栅氧化层200a、功函数层200b、栅导电层200c及第二栅介质层200e。所述栅氧化层200a覆盖所述字线沟槽的内壁；所述功函数层200b位于所述栅氧化层200a上，所述栅导电层200c位于所述功函数层200b上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度，所述第二栅介质层200e位于所述栅导电层200c上并填充所述字线沟槽的剩余深度。
[0054]
本实施例中，所述栅氧化层200a的材料为氧化硅、氮氧化硅或碳氧化硅中的一种或多种，所述功函数层200b的材料为氮化钛、钛铝、碳化钛或钛钨等金属材料，所述栅导电层200c的材料为多晶硅或钨，所述第二栅介质层200e的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种，但不应以此为限。
[0055]
如上所述，本实施例中，由于所述字线沟槽分为第一字线沟槽和第二字线沟槽，将所述第一字线沟槽中的字线结构称为第一字线结构wl1，将所述第二字线沟槽中的字线结构称为第二字线结构wl2。并且，由于所述第一字线沟槽的底部的位置更低于所述第二字线沟槽的底部的位置，所述第一字线结构wl1的底部的位置更低于所述第二字线结构wl2的底部的位置。具体参考图2f所示，所述第一字线结构wl1从所述衬底100的表面延伸至所述衬底100的第二设定深度位置h2，所述第二第一字线结构wl1从所述衬底100的表面延伸至所述衬底100的第二设定深度位置h2’。
[0056]
如上所述，所述字线沟槽穿过对应的有源区101和浅沟槽隔离结构sti，因此所述字线结构也相应的穿过对应的有源区101和浅沟槽隔离结构sti。
[0057]
继续参考图2f所示，所述衬底100中还形成有多个辅助掺杂区102，所述辅助掺杂区102与所述字线结构一一对应，且每个所述辅助掺杂区102均围绕对应的字线结构。进一步地，所述辅助掺杂区102还位于所述第一设定深度位置h1与所述第二设定深度位置h2、h2’之间，也即是说，所述辅助掺杂区102的顶部低于所述第一设定深度位置h1，且所述辅助掺杂区102的底部低于所述第二设定深度位置h2、h2’。
[0058]
从所述半导体结构的顶部往下观察，每个所述辅助掺杂区102应该是环形的，从而能够将对应的字线结构围绕在内，并且由于所述辅助掺杂区102的隔离作用，从而可以有效缓解字线结构和有源区101之间的漏电流(gidl)现象，进而缓解所述半导体结构的漏电流现象，以进一步提高存储晶体管的整体性能。
[0059]
进一步地，所述辅助掺杂区102是通过倾斜离子注入工艺形成的，从而在所述衬底100中也呈现倾斜状态。本实施例中，所述辅助掺杂区102的顶部与对应的字线结构之间的间距小于其底部与对应的字线结构之间的间距，如此，所述辅助掺杂区102呈“八”字状向外倾斜，从而在所述辅助掺杂区102的所占面积的同时增大隔离效果，进而保证所述半导体结构的面积不过多增加。
[0060]
进一步地，所述辅助掺杂区102的掺杂类型与所述有源区101的掺杂类型相同，并且，所述辅助掺杂区102的掺杂浓度高于所述有源区101的掺杂浓度，从而保证所述辅助掺
杂区102中的掺杂离子不会随意流出，并且起到改善所述字线结构和所述有源区101之间的漏电流现象的作用。
[0061]
继续参考图2f所示，所述衬底100上还形成有钝化层300，所述钝化层300覆盖所述衬底100的表面以及所述字线结构的顶部，从而保护所述字线结构。可选的，所述钝化层300可以是单层膜，也可以是至少两层膜构成的复合结构层。
[0062]
基于如上所述的半导体结构，以下对本实施例中的半导体结构的制备方法进行详细说明。图1为本实施例提供的半导体结构的制备方法的流程图。如图1所示，所述半导体结构的制备方法的步骤包括：
[0063]
步骤s100：提供衬底，所述衬底中形成有沿第一预定方向延伸的有源区，所述有源区的底部位于所述衬底的第一设定深度位置；以及，
[0064]
步骤s200：形成多条字线结构及多个辅助掺杂区于所述衬底中，所述字线结构沿着第二预定方向延伸以穿过相应的有源区，所述字线结构的底部位于所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置，所述辅助掺杂区围绕对应的字线结构且均位于所述第一设定深度位置及所述第二设定深度位置之间。
[0065]
以下结合图2a～图2f进行详细说明，其中图2a～图2f为本实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
[0066]
首先参考图2a所示，执行步骤s100，提供一衬底100，所述衬底100形成有浅沟槽隔离结构sti，并由所述浅沟槽隔离结构stisit界定出多个有源区101，所述有源区101的底部位于所述衬底100的第一设定深度位置h1，且沿第一预定方向延伸。
[0067]
执行步骤s200，形成字线沟槽在所述衬底100中，所述字线沟槽的底部位置位于所述衬底100的第二设定深度位置(h2/h2’)，具体而言，一部分所述字线沟槽(位于所述浅沟槽隔离结构sti中的所述字线沟槽)位于第二设定深度位置h2，一部分所述字线沟槽(位于所述有源区101中的所述字线沟槽)位于第二设定深度位置h2’。
[0068]
所述字线沟槽在后续步骤中容纳形成字线结构，因此所述字线沟槽相应的沿着第二预定方向延伸，并穿过相应的有源区101和浅沟槽隔离结构sti。进一步的，位于所述有源区101中的所述字线沟槽的开口尺寸小于位于所述浅沟槽隔离结构sti中的所述字线沟槽的开口尺寸。
[0069]
接着参考图2b所示，形成栅氧化层200a在所述字线沟槽中，所述栅氧化层200a覆盖所述字线沟槽的内壁。其中，所述栅氧化层200a可以采用沉积工艺形成，具体可采用原子层沉积工艺(atomic layer deposition，ald)形成。
[0070]
接着参考图2c所示，形成功函数层200b及栅导电层200c在所述字线沟槽中，所述功函数层200b位于所述栅氧化层200a上，所述功函数层200b位于所述栅导电层200c上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度。
[0071]
具体的，形成功函数层200b及栅导电层200c的步骤包括：顺次形成功函数材料层及栅导电材料层于所述字线沟槽中，然后顺次对所述栅导电材料层及所述功函数材料层进行回刻，使得形成的所述功函数层200b及所述栅导电层200c的顶部低于所述字线沟槽的顶部开口。
[0072]
本实施例中，对所述功函数材料层及所述栅导电材料层进行回刻时，所述功函数材料层的回刻深度大于所述栅导电材料层的回刻深度，使得形成的所述功函数层200b的顶
部低于所述栅导电层200c的顶部。
[0073]
接着参考图2d所示，填充第二栅介质层200e在所述字线沟槽高于所述栅导电层200c的空间中，以覆盖所述栅导电层200c及所述功函数层200b，使得所述第二栅介质层200e填充所述字线沟槽的剩余深度。
[0074]
所述栅氧化层200a、功函数层200b、栅导电层200c及第二栅介质层200e共同构成所述字线结构。
[0075]
接着参考图2e所示，采用倾斜离子注入工艺对所述有源区101底部的下方以及所述字线结构的底部的上方的衬底100进行倾斜离子注入，从而在所述衬底100中形成辅助掺杂区102。应理解，所述辅助掺杂区102位于所述第一设定深度位置h1与所述第二设定深度位置h2、h2’之间，且每个所述辅助掺杂区102均围绕着对应的所述字线结构，从而防止改善字线结构和有源区101之间的漏电流现象。
[0076]
接着参考图2f所示，在所述衬底100上形成钝化层300，所述钝化层300覆盖所述衬底100以及所述字线结构的顶部，从而保护所述字线结构。
[0077]
实施例二
[0078]
图3d为本实施例提供的半导体结构的结构示意图。如图3d所示，与实施例一的区别在于，本实施例中，所述字线结构包括两层栅介质层，两个所述栅介质层堆叠后覆盖所述栅导电层200c并填充所述字线沟槽的剩余深度。
[0079]
继续参考图2d所示，所述字线结构包括栅氧化层200a、栅导电层200c、第一栅介质层200d及第二栅介质层200e。所述栅氧化层200a覆盖所述字线沟槽的内壁；所述功函数层200b位于所述栅氧化层200a上，所述栅导电层200c位于所述功函数层200b上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度，所述第一栅介质层200d及所述第二栅介质层200e堆叠后覆盖所述栅导电层200c并填充所述字线沟槽的剩余深度，并且，所述第一栅介质层200d较所述第二栅介质层200e更靠近所述栅导电层200c。
[0080]
本实施例中，所述第一栅介质层200d与所述第二栅介质层200e的材料相同，均为氧化硅、氮化硅或氮氧化硅中的一种或多种。
[0081]
图3a～图3d为本实施例中的半导体结构的制备方法在其制备过程中的结构示意图。与实施例一的区别在于，本实施例中，在所述字线沟槽中形成了所述栅氧化层200a、功函数层200b以及栅导电层200c之后，执行如下步骤：
[0082]
参考图3a所示，填充所述第一栅介质层200d在所述字线沟槽高于所述栅导电层200c的空间中，以覆盖所述栅导电层200c及所述功函数层200b，所述第一栅介质层200d填充所述字线沟槽的部分深度。所述第一栅介质层200d形成之后，所述第一栅介质层200d的顶部仍然低于所述字线沟槽的顶部开口，也即是说，所述第一栅介质层200d并未填满所述字线沟槽。
[0083]
参考图3b所示，采用倾斜离子注入工艺对所述有源区101底部的下方以及所述字线结构的底部的上方的衬底100进行倾斜离子注入，从而在所述衬底100中形成辅助掺杂区102。应理解，所述辅助掺杂区102位于所述第一设定深度位置h1与所述第二设定深度位置h2、h2’之间。由于所述栅导电层200c及所述功函数层200b的顶部具有所述第一栅介质层200d的阻挡，倾斜离子注入工艺形成所述辅助掺杂区102时，不会对所述栅导电层200c及所述功函数层200b造成不良影响。
[0084]
参考图3c所示，填充所述第二栅介质层200e在所述字线沟槽高于所述第一栅介质层200d的空间中，以覆盖所述第一栅介质层200d，所述第二栅介质层200e填充所述字线沟槽的剩余深度。所述第二栅介质层200e形成之后，所述第二栅介质层200e的顶部与所述字线沟槽的顶部开口齐平，也即是说，所述第二栅介质层200e将所述字线沟槽填满了。
[0085]
所述栅氧化层200a、功函数层200b、栅导电层200c、第一栅介质层200d及第二栅介质层200e共同构成所述字线结构。
[0086]
接着参考图3d所示，在所述衬底100上形成钝化层300，所述钝化层300覆盖所述衬底100以及所述字线结构的顶部，从而保护所述字线结构。
[0087]
实施例三
[0088]
图4e为本实施例提供的半导体结构的结构示意图。如图4e所示，与实施例二的区别在于，本实施例中，所述字线结构还包括功函数调整层200f，所述功函数调整层200f位于所述栅导电层200c与所述第一栅介质层200d之间，所述功函数调整层200f可以调整所述半导体结构的功函数，从而增加所述半导体结构的稳定性。
[0089]
继续参考图4e所示，所述字线结构包括栅氧化层200a、栅导电层200c、功函数调整层200f、第一栅介质层200d及第二栅介质层200e。所述栅氧化层200a覆盖所述字线沟槽的内壁；所述功函数层200b位于所述栅氧化层200a上，所述栅导电层200c位于所述功函数层200b上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度，所述功函数调整层200f、第一栅介质层200d及所述第二栅介质层200e依次堆叠后覆盖所述栅导电层200c并填充所述字线沟槽的剩余深度，并且，所述功函数调整层200f较所述第二栅介质层200e更靠近所述栅导电层200c，所述第一栅介质层200d位于所述功函数调整层200f与所述第二栅介质层200e之间。
[0090]
本实施例中，所述功函数调整层200f的材料为多晶硅或非晶硅。
[0091]
图4a～图4e为本实施例中的半导体结构的制备方法在其制备过程中的结构示意图。与实施例二的区别在于，本实施例中，在所述字线沟槽中形成了所述栅氧化层200a、功函数层200b以及栅导电层200c之后，执行如下步骤：
[0092]
参考图4a所示，填充所述功函数调整层200f在所述字线沟槽高于所述栅导电层200c的空间中，以覆盖所述栅导电层200c及所述功函数层200b，所述功函数调整层200f填充所述字线沟槽的部分深度。所述功函数调整层200f形成之后，所述功函数调整层200f的顶部仍然低于所述字线沟槽的顶部开口，也即是说，所述功函数调整层200f并未填满所述字线沟槽。
[0093]
参考图4b所示，填充所述第一栅介质层200d在所述字线沟槽高于所述功函数调整层200f的空间中，以覆盖所述功函数调整层200f，所述第一栅介质层200d填充所述字线沟槽的部分深度。所述第一栅介质层200d形成之后，所述第一栅介质层200d的顶部仍然低于所述字线沟槽的顶部开口，也即是说，所述第一栅介质层200d并未填满所述字线沟槽。
[0094]
参考图4c所示，采用倾斜离子注入工艺对所述有源区101底部的下方以及所述字线结构的底部的上方的衬底100进行倾斜离子注入，从而在所述衬底100中形成辅助掺杂区102。应理解，所述辅助掺杂区102位于所述第一设定深度位置h1与所述第二设定深度位置h2、h2’之间。由于所述栅导电层200c、所述功函数层200b以及所述功函数调整层200f的顶部具有所述第一栅介质层200d的阻挡，倾斜离子注入工艺形成所述辅助掺杂区102时，不会
对所述栅导电层200c、所述功函数层200b及所述功函数调整层200f造成不良影响。
[0095]
参考图4d所示，填充所述第二栅介质层200e在所述字线沟槽高于所述第一栅介质层200d的空间中，以覆盖所述第一栅介质层200d，所述第二栅介质层200e填充所述字线沟槽的剩余深度。所述第二栅介质层200e形成之后，所述第二栅介质层200e的顶部与所述字线沟槽的顶部开口齐平，也即是说，所述第二栅介质层200e将所述字线沟槽填满了。
[0096]
所述栅氧化层200a、功函数层200b、栅导电层200c、功函数调整层200f、第一栅介质层200d及第二栅介质层200e共同构成所述字线结构。
[0097]
接着参考图4e所示，在所述衬底100上形成钝化层300，所述钝化层300覆盖所述衬底100以及所述字线结构的顶部，从而保护所述字线结构。
[0098]
实施例四
[0099]
图5e为本实施例提供的半导体结构的结构示意图。如图5e所示，与实施例二的区别在于，本实施例中，所述字线结构还包括功函数调整层200f，所述功函数调整层200f位于所述第一栅介质层200d与所述第二栅介质层200e之间，所述功函数调整层200f可以调整所述半导体结构的功函数，从而增加所述半导体结构的稳定性。
[0100]
继续参考图5e所示，所述字线结构包括栅氧化层200a、栅导电层200c、第一栅介质层200d、功函数调整层200f及第二栅介质层200e。所述栅氧化层200a覆盖所述字线沟槽的内壁；所述功函数层200b位于所述栅氧化层200a上，所述栅导电层200c位于所述功函数层200b上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度，所述第一栅介质层200d、所述功函数调整层200f及所述第二栅介质层200e依次堆叠后覆盖所述栅导电层200c并填充所述字线沟槽的剩余深度，并且，所述功函数调整层200f较所述第二栅介质层200e更靠近所述栅导电层200c，所述功函数调整层200f位于第一栅介质层200d与所述第二栅介质层200e之间。
[0101]
图5a～图5e为本实施例中的半导体结构的制备方法在其制备过程中的结构示意图。与实施例二的区别在于，本实施例中，在所述字线沟槽中形成了所述栅氧化层200a、功函数层200b以及栅导电层200c之后，执行如下步骤：
[0102]
参考图5a所示，填充所述第一栅介质层200d在所述字线沟槽高于所述功函数调整层200f的空间中，以覆盖所述栅导电层200c及所述功函数层200b，所述第一栅介质层200d填充所述字线沟槽的部分深度。所述第一栅介质层200d形成之后，所述第一栅介质层200d的顶部仍然低于所述字线沟槽的顶部开口，也即是说，所述第一栅介质层200d并未填满所述字线沟槽。
[0103]
参考图5b所示，采用倾斜离子注入工艺对所述有源区101底部的下方以及所述字线结构的底部的上方的衬底100进行倾斜离子注入，从而在所述衬底100中形成辅助掺杂区102。应理解，所述辅助掺杂区102位于所述第一设定深度位置h1与所述第二设定深度位置h2、h2’之间。由于所述栅导电层200c及所述功函数层200b的顶部具有所述第一栅介质层200d的阻挡，倾斜离子注入工艺形成所述辅助掺杂区102时，不会对所述栅导电层200c、所述功函数层200b及所述功函数调整层200f造成不良影响。
[0104]
参考图5c所示，填充所述功函数调整层200f在所述字线沟槽高于所述第一栅介质层200d的空间中，以覆盖所述第一栅介质层200d，所述功函数调整层200f填充所述字线沟槽的部分深度。所述功函数调整层200f形成之后，所述功函数调整层200f的顶部仍然低于
所述字线沟槽的顶部开口，也即是说，所述功函数调整层200f并未填满所述字线沟槽。
[0105]
参考图5d所示，填充所述第二栅介质层200e在所述字线沟槽高于所述功函数调整层200f的空间中，以覆盖所述功函数调整层200f，所述第二栅介质层200e填充所述字线沟槽的剩余深度。所述第二栅介质层200e形成之后，所述第二栅介质层200e的顶部与所述字线沟槽的顶部开口齐平，也即是说，所述第二栅介质层200e将所述字线沟槽填满了。
[0106]
所述栅氧化层200a、功函数层200b、栅导电层200c、第一栅介质层200d、功函数调整层200f及第二栅介质层200e共同构成所述字线结构。
[0107]
接着参考图5e所示，在所述衬底100上形成钝化层300，所述钝化层300覆盖所述衬底100以及所述字线结构的顶部，从而保护所述字线结构。
[0108]
实施例五
[0109]
图6e为本实施例提供的半导体结构的结构示意图。如图6e所示，与实施例四的区别在于，本实施例中，所述字线结构还包括字线侧墙200g，所述字线侧墙200g位于所述栅氧化层200a包裹所述第二栅介质层200e及所述功函数调整层200f的侧壁。
[0110]
继续参考图6e所示，所述字线结构包括栅氧化层200a、栅导电层200c、第一栅介质层200d、功函数调整层200f、字线侧墙200g及第二栅介质层200e。所述栅氧化层200a覆盖所述字线沟槽的内壁；所述功函数层200b位于所述栅氧化层200a上，所述栅导电层200c位于所述功函数层200b上，所述功函数层200b及所述栅导电层200c共同填充所述字线沟槽的部分深度，所述第一栅介质层200d、所述功函数调整层200f及所述第二栅介质层200e依次堆叠后覆盖所述栅导电层200c并填充所述字线沟槽的剩余深度，并且，所述功函数调整层200f较所述第二栅介质层200e更靠近所述栅导电层200c，所述功函数调整层200f位于第一栅介质层200d与所述第二栅介质层200e之间。所述字线侧墙200g位于所述第一栅介质层200d上且顶部与所述字线沟槽的顶部开口齐平，并且，所述字线侧墙200g覆盖所述栅氧化层200a的至少部分并包裹所述第二栅介质层200e及所述功函数调整层200f的侧壁。
[0111]
本实施例中，所述字线侧墙200g的材料可以是氧化硅、氮化硅或氮氧化硅中的一种或多种。
[0112]
图6a～图6e为本实施例中的半导体结构的制备方法在其制备过程中的结构示意图。与实施例四的区别在于，本实施例中，在所述字线沟槽中形成了所述栅氧化层200a、功函数层200b、栅导电层200c及第一栅介质层200d之后，执行如下步骤：
[0113]
参考图6a所示，在所述字线沟槽中形成字线侧墙200g，所述字线侧墙200g位于所述第一栅介质层200d上且覆盖所述栅氧化层200a露出的内壁。
[0114]
参考图6b所示，采用倾斜离子注入工艺对所述有源区101底部的下方以及所述字线结构的底部的上方的衬底100进行倾斜离子注入，从而在所述衬底100中形成辅助掺杂区102。应理解，所述辅助掺杂区102位于所述第一设定深度位置h1与所述第二设定深度位置h2、h2’之间。由于所述栅导电层200c及所述功函数层200b的顶部具有所述第一栅介质层200d的阻挡，倾斜离子注入工艺形成所述辅助掺杂区102时，不会对所述栅导电层200c、所述功函数层200b及所述功函数调整层200f造成不良影响。并且，所述字线侧墙200g也可以阻挡倾斜离子注入工艺中的离子进入所述有源区101中，避免对所述有源区101造成不良影响。
[0115]
参考图6c所示，填充所述功函数调整层200f在所述字线沟槽高于所述第一栅介质
层200d的空间中，以覆盖所述第一栅介质层200d，所述功函数调整层200f填充所述字线沟槽的部分深度。所述功函数调整层200f形成之后，所述功函数调整层200f的顶部仍然低于所述字线沟槽的顶部开口，也即是说，所述功函数调整层200f并未填满所述字线沟槽。
[0116]
参考图6d所示，填充所述第二栅介质层200e在所述字线沟槽高于所述功函数调整层200f的空间中，以覆盖所述功函数调整层200f，所述第二栅介质层200e填充所述字线沟槽的剩余深度。所述第二栅介质层200e形成之后，所述第二栅介质层200e的顶部与所述字线沟槽的顶部开口齐平，也即是说，所述第二栅介质层200e将所述字线沟槽填满了。
[0117]
所述栅氧化层200a、功函数层200b、栅导电层200c、第一栅介质层200d、功函数调整层200f、字线侧墙200g及第二栅介质层200e共同构成所述字线结构。
[0118]
接着参考图6e所示，在所述衬底100上形成钝化层300，所述钝化层300覆盖所述衬底100以及所述字线结构的顶部，从而保护所述字线结构。
[0119]
综上，在本发明提供的半导体结构及其制备方法中，衬底中形成有沿第一预定方向延伸的有源区，所述有源区从所述衬底的表面延伸至所述衬底的第一设定深度位置；多条字线结构位于所述衬底中，且沿着第二预定方向延伸以穿过相应的有源区，所述字线结构从所述衬底的表面延伸至所述衬底的第二设定深度位置，所述第二设定深度位置低于所述第一设定深度位置；多个辅助掺杂区位于所述衬底中并围绕对应的字线结构，每个所述辅助掺杂区均位于所述第一设定深度位置及所述第二设定深度位置之间。如此，即能够利用所述辅助掺杂区改善字线结构和有源区之间的漏电流现象。
[0120]
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0121]
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
[0122]
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0123]
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。