半导体结构形成的制作方法
本公开总体上涉及半导体装置和方法，且更具体地涉及半导体结构形成。
背景技术：
存储装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)、铁电随机存取存储器(feram)、磁随机存取存储器(mram)、电阻随机存取存储器(reram)和闪存(例如，nand、nor等)等等。一些类型的存储装置可以是非易失性存储器(例如，reram、nand)，且可以用于需要高存储器密度、高可靠性及低功率消耗的广泛的电子应用。易失性存储单元(例如，dram单元)需要功率来保持其存储的数据状态(例如，经由刷新过程来补偿电荷损失)，这与非易失性存储单元(例如，快闪存储单元)相反，非易失性存储单元在没有功率的情况下保持其存储的状态。然而，诸如dram单元之类的各种易失性存储单元可以比诸如快闪存储单元之类的各种非易失性存储单元更快地被操作(例如，编程、读取、擦除等)。
技术实现要素：
本公开的一个方面涉及一种半导体设备，其包括：在半导体衬底材料中形成的第一沟槽和第二沟槽，其中第一沟槽和第二沟槽邻近且被半导体衬底材料隔开；在第一沟槽中形成到第一高度的金属材料，所述第一高度相对于半导体衬底材料小于在第二沟槽中形成的金属材料的第二高度；以及在第一沟槽中的金属材料上方形成到第一深度的多晶硅材料，第一深度相对于半导体衬底材料大于在第二沟槽中的金属材料上形成的多晶硅材料的第二深度；其中在第一沟槽中形成的多晶硅材料的较大的第一深度减少了经由第一沟槽中的金属材料的电荷转移。
本公开的另一方面涉及一种用于半导体结构形成的方法，其包括：在半导体衬底材料中将第一沟槽的一部分形成到第一深度，其中第一沟槽的所述部分被设计成作为隔离沟槽的通过存取线；在半导体衬底材料中将第二沟槽的第二深度的邻近部分形成到第二深度，其中第一深度大于第二深度，且第二沟槽的所述部分被设计成作为存储单元的存取装置的有源存取线的栅极；形成金属材料，以在第一沟槽中具有第一高度且在第二沟槽中具有第二高度，第一高度和第二高度各自符合相应的第一深度和相应的第二深度的差值；在金属材料上方形成多晶硅材料，以符合相应的第一深度和第二深度的差值，使得第一沟槽中的多晶硅材料具有大于第二沟槽中的多晶硅材料的第四深度的第三深度；以及响应于第一沟槽中多晶硅材料的较大的第三深度，影响电子移动的功函数，以减少经由第一沟槽中的金属材料从存储单元的存储节点的电荷转移。
本公开的又一方面涉及一种用于半导体结构形成的方法，包括：在半导体衬底材料中将沟槽的第一部分形成到第一深度；在半导体衬底材料中将沟槽的邻近第二部分形成到第二深度，其中第一深度大于第二深度；形成第一金属材料，以在沟槽的第一部分中具有第一高度且在沟槽的第二部分中具有第二高度，第一高度和第二高度各自符合相应的第一深度和相应的第二深度的差值；在第一金属材料上方形成多晶硅材料，以符合相应的第一深度和第二深度的差值，使得沟槽的第一部分中的多晶硅材料具有大于沟槽的第二部分中的多晶硅材料的第四深度的第三深度；在沟槽的第一部分和第二部分中的多晶硅材料的凹陷中形成第二金属材料，其中凹陷的底部符合沟槽的第一部分中的第三深度和沟槽的第二部分中的第四深度，且将第二金属材料与第一金属材料隔开；以及响应于功函数基本上等于多晶硅材料的功函数且电阻率低于多晶硅材料的电阻率的第二金属材料，减小沿着沟槽的相应的第一部分和相应的第二部分的长度的电阻。
附图说明
图1示出根据本公开的多个实施例形成的半导体结构的一部分的实例横截面图。
图2示出根据本公开的多个实施例的存储阵列结构的实例俯视图。
图3a至3c示出根据多个实施例的在半导体制造顺序中在半导体衬底内的不同位置处的存储阵列结构的实例横截面图。
图4a至4e示出根据本公开的多个实施例的在实例半导体制造顺序中的特定点处的实例三维半导体结构的一部分的各种切口的透视图。
图5示出根据本公开的多个实施例形成的另一半导体结构的一部分的实例横截面图。
图6至7是根据本公开的多个实施例的用于制造半导体结构的实例方法的流程图。
图8是根据本公开的多个实施例的用于实施实例半导体制造过程的系统的功能框图。
图9是根据本公开的一或多个实施例的包含至少一个存储系统的计算系统的功能框图。
具体实施方式
存储装置的物理尺寸越来越小。存储装置可以包含具有晶体管和存储元件的存储单元。晶体管和存储元件可以实现为一个晶体管一个电容器(1t1c)存储单元。存储单元可以与存储装置的其它部件例如感测电路(例如，感测放大器)和子字线驱动器(swd)保持间距。随着存储装置的这些其它部件的间距减小，存储装置的晶体管的间距也减小。减小晶体管的间距减小了邻近晶体管之间的间隔，这可能会增加短沟道效应(sce)和/或随机掺杂波动(rdf)的概率。晕圈余量可能会恶化，并且在邻近晶体管之间可能存在阈值电压(vt)失配。增加邻近晶体管之间的间隔可能会降低sce的概率，但其也可能会限制存储装置的其它部件的最小间距。在读取操作期间接通和关断晶体管以缩小装置且准确地检测所存储的电荷变得越来越困难。
在一些方法中，可使用埋设凹入式存取装置(brad)来适应收缩尺寸。brad可以使用掺杂来改善沟道导电性。由于栅极诱发漏极泄漏(gidl)与亚阈值泄漏之间的耦合折衷，为下一代缩放brad已变得日益具有挑战性。然而，由于更高的结电场注入损害，通过各种注入来实现期望的vt的过程具有较高的gidl折衷。用于brad实施的减小的规模还会导致存储节点耦合到存取装置(例如，晶体管)的有源存取线(例如，在字线的有源区域中)，所述存取装置在接口处具有电场，所述电场可能会导致电荷的gidl到达邻近通过存取线(例如，在邻近字线的隔离区域中)。可以通过增加对存储节点(例如，电容器单元)执行的数据刷新操作的频率来抵消到邻近隔离区域的电荷泄漏(例如，转移)，所述电荷泄漏旨在减少此类电荷泄漏。然而，这样增加数据刷新操作频率可能会与特定应用或设计规则不兼容。另外，此电荷泄漏可以通过存取装置在短时间内(例如通过行锤效应)重复存取存储节点而加速，使得存储节点的预期电荷例如不通过预定数据刷新操作频率而维持。
本公开包含涉及半导体结构形成的系统、设备和方法。与一些先前的方法相比，本公开描述了如何基于半导体结构形成的多个实施例减少存储装置中的电荷转移。本文描述的设备的实例包含形成在半导体衬底材料中的第一沟槽和第二沟槽，其中第一沟槽与第二沟槽邻近且由半导体衬底材料和/或柱材料隔开。所述设备包含：在第一沟槽中形成到第一高度的金属材料，第一高度相对于半导体衬底材料中的相应高度小于在第二沟槽中形成的金属材料的第二高度；以及在第一沟槽中的金属材料上方形成到第一深度的多晶硅材料，第一深度相对于半导体衬底材料中的相应高度大于在第二沟槽中的金属材料上方形成的多晶硅材料的第二深度。在所述第一沟槽中形成的所述多晶硅材料的较大的第一深度减少了经由所述第一沟槽中的所述金属材料的电荷转移。
此实施例可以例如包含形成用于通过存取线的沟槽(例如，沟槽的一部分)，该沟槽比用于邻近有源存取线的沟槽(例如，沟槽的一部分)深，并且在用于通过存取线的沟槽的底部形成金属(导电)材料，使得其比用于有源存取线的沟槽的底部处的金属材料更深。用于通过存取线的沟槽可以包含形成于金属材料上方(例如，在其上)的多晶硅材料，使得多晶硅材料也比用于有源存取线的在金属材料上方形成的多晶硅材料更深。相对于在有源存取线中的金属材料上方的多晶硅材料的深度，增加在通过存取线中的金属材料上方的多晶硅材料的深度可能会导致用于通过存取线的沟槽中的多晶硅材料的底部低于用于有源存取线的沟槽中的金属材料的顶部。此差值可以有助于减少经由通过存取线中的金属材料的电荷转移。
因此，本文描述的半导体结构形成的实施例可以为存储装置的存储节点中的数据值保持提供多个益处。例如，此些益处可以包含响应于对存储节点的重复存取，基于减少的从存储节点的电荷转移而降低由存储节点存储的数据值的变化的概率(例如，从0到1或1到0，取决于编程参数)。可替换地或另外地，此类益处可包含基于减少的从存储节点的电荷转移而实现降低存储节点的数据刷新操作执行的频率，以及基于临界尺寸(cd)、特定应用和/或设计规则等的其它可能益处。
在本公开的以下详细描述中，参考了形成本公开的一部分的附图，并且在附图中通过图示的方式示出了可以如何实施本公开的一或多个实施例。足够详细描述这些实施例以使本领域的一般技术人员能够实践本发明的实施例，并且应当理解，可以在不脱离本公开的范围的情况下利用其它实施例并做出过程、电气和/或结构改变。
本文中的图遵循编号惯例，其中首位或前几位数字对应于附图图号并且剩余数字表示附图中的元件或部件。可以通过使用类似数字表示不同附图之间的类似元件或部件。例如，217可以引用图1中的元件“17”，并且类似的元件在图3中可以引用为317。在一些情况下，在相同附图或不同附图中的多个类似的、但功能上和/或结构上可区分的元件或部件可以依次引用相同的元件编号(例如，图4a至4e中的407-1和107-n)。
图1示出根据本公开的多个实施例形成的半导体结构100的一部分的实例横截面图。图1示出相邻存取装置102和104(例如，存储单元晶体管)，其可以存在于例如图9中所示的存储装置的存储阵列中。在图1的实例实施例中，相邻存取装置102和104被示出为brad。然而，实施例不限于此实例。隔离沟槽107-1、……、107-n(共同或单独称为隔离沟槽107)可以用于根据特定阵列布局将相邻存取装置与其它存取装置隔开。图1示出根据本公开的实施例的一个此架构中的一对隔离沟槽107。在半导体结构100中，可以包含隔离沟槽107，以减少来自半导体结构100的邻近部件及其之间的电流和/或电荷泄漏(例如，来自耦合到存取装置102和104的存储节点131)。可以通过对柱103-1、……、103-n之间和/或半导体衬底材料124中的隔离沟槽107的图案进行蚀刻且将电介质材料(例如，氧化物117)沉积到隔离沟槽107中来形成隔离沟槽107。
在半导体制造过程中，可以形成沟槽，且可以将栅极电介质137和半导体材料沉积在沟槽101-1和101-n中以形成用于耦合到存储节点131的存取装置(例如，根据特定brad设计过程的brad装置102和104)的栅极106和136(共同或单独称为栅极106)。在隔离沟槽107-1和107-n中的栅极106可以称为通过存取线，所述通过存取线不直接耦合到相邻(例如，邻近)存取装置或存储节点。实施例不限于所示出的实例。
在相邻brad装置104和102的此实例中，隔离沟槽107可以形成到比栅极106的深度更大的深度，所述栅极106用于在brad装置102和104的沟槽101-1、……、101-n中形成存取线(例如，在106和136处)的有源区域。在多个实施例中，隔离沟槽107可以形成为深度为150纳米(nm)或更大、宽度为15nm或更小且深度与宽度的纵横比(ar)为十比一(10:1)或更大的隔离区域。相反，存取装置102和104的沟槽101可形成为深度小于150nm、宽度为15nm或更小且纵横比小于10:1的有源区域(例如，包含由106和136形成的混合金属栅极)。因此，对于brad装置102和104，相应隔离沟槽107-1和107-n的底部108-1和108-n可以相对于相应沟槽101-1、……、101-n的底部108-2和108-3处于更大的深度。在多个实施例中，与上述深度一致，隔离沟槽107的较大深度可在约20nm至约50nm的范围内。
在多个实施例中，可以将电介质材料117沉积到隔离沟槽107-1和107-n中。电介质材料117可以在相应隔离沟槽107-1和107-n的内壁114-1和114-n上沉积至1-5nm的厚度，以形成开口的侧壁111(例如，如在410处所示和结合图4a至4e所描述的)。电介质材料117可以是柱103和/或半导体衬底材料124与其它相邻半导体装置和/或部件之间的初始势垒。在多个实施例中，电介质材料117可以是使用共形沉积技术沉积的氧化物，例如半导体处理设备中的化学气相沉积(cvd)技术(例如，如结合图8所示和所描述的)。用于电介质材料117的氧化物可以是氧化硅(siox)，其不可以代表sio2，但不限于此。
如图1中所示，还形成用于存取装置102和104的栅极106。如图所示，栅极106可以是到brad的栅极。如进一步描述的(例如，结合图4a至4e和本文其它地方)，栅极106可以由金属材料(例如，钨(w)、氮化钛(tin)和其它可能的金属、金属化合物及其组合，其可以统称为金属材料106)和形成在金属材料106上方(例如，在其上)的多晶硅材料136形成，以产生混合金属栅极(hmg)。在多个实施例中，多晶硅材料136可以是或可以包含掺杂多晶硅。在沟槽107-1和107-n的隔离区域和沟槽101-1、……、101-n的有源区域中的用于栅极106的掺杂多晶硅可以是n掺杂多晶硅。与沟槽101的有源区域中的金属材料106上方形成的多晶硅材料136相比，沟槽107中的通过存取线的隔离区域中的金属材料106上方的多晶硅材料136可以更深地延伸到半导体衬底材料124中。与沟槽101的有源区域中的金属材料106的顶部相比，隔离沟槽107中的通过存取线的隔离区域中的金属材料106的顶部在半导体衬底材料124中也可以更深。因此，隔离沟槽107中的通过存取线可以比沟槽101中的有源存取线深约20nm至约50nm(例如，符合沟槽107的底部108相对于沟槽101的底部的增加的深度)。
在图1的实例中，在沟槽101-1、……、101-n的有源区域中，栅极106可以与沟道135分隔开，通过栅极电介质137将第一源极/漏极区116-1和116-2(共同或单独称为第一源极/漏极区116)与第二源极/漏极区112-1和112-2(共同或单独称为第二源极/漏极区112)隔开。两个相邻存取装置102和104示出为在接合点处共享第二源极/漏极区112。感测线触点130可由金属材料或其它导电触点形成。感测线触点130可以形成为与第二源极/漏极区112和接合点。接触感测线133(例如，数字线或位线)可以形成为与感测线触点130接触。存储节点触点132可以耦合到每个第一源极/漏极区116，且存储节点131可以耦合到存储节点触点132。绝缘材料140(例如，电介质材料)可以形成于间隔物材料126和掩模材料138上以隔开导电触点132。
在多个实施例中，感测线触点130的一部分可以形成为与间隔物材料126、第二源极/漏极区域112和所述结接触。绝缘材料140可以形成在间隔物材料126、掩模材料138上，并且与感测线触点130和存储节点触点132的一部分接触。栅极电介质137可针对图1的实例中示出的相邻brad装置102和104中的每一个将栅极106与沟道135隔开。
图2示出了根据本公开的多个实施例的存储阵列结构276的实例俯视图。图2示出了多个有源区域(例如290和291)第一源极/漏极区278和第二源极/漏极区280。区域291包含一对存取装置，所述一对存取装置共享第二源极/漏极区280-1，第二源极/漏极区280-1可以连接到感测线和一对第一源极/漏极区278-1和278-2。第二源极/漏极区280-1和第一源极/漏极区278-1可以由沟道和存取线282-1隔开。在任一侧上与实例有源区域291和290邻近的位置可以是到其它有源区的多个通过存取线282-3和282-4。
在图2的实例中，区域290包含相邻存取装置和相邻的通过存取线282-2和282-5的有源区域。图3a中示出了沿着切割线a-b284截取的横截面图。区域290中的通过存取线282-2和282-5可以在隔离沟槽(例如，图1中的隔离沟槽107)中形成。区域291示出共享源极/漏极区的一对存取装置。根据实例存储阵列布局的俯视图形成的半导体结构可以包含存取装置(例如，晶体管)和存储节点(例如，电容器单元)等。动态随机存取存储器(dram)阵列是可以由通过在半导体晶片的衬底上执行的半导体制造过程而制造的半导体结构形成的实例存储阵列的一种形式。存储阵列可具有在行和列的交叉处形成存储单元的存取装置和存储节点的阵列。
区域292示出了沿着切割线c-d286截取的存取装置的感测线列之间的隔离区域。在图3b中示出了沿切割线c-d286的横截面。可以通过在邻近有源区域(例如291和290)之间沉积电介质材料来形成隔离区域。隔离区域中的电介质材料可以降低邻近有源区域291和290形成的半导体结构以不期望的方式通信(例如，相互干扰)的概率。区域292还可以包含通过存取线282-2的部分。
区域294示出了沿着切割线e-f288的存取线282-1的一部分。图3c示出了沿着切割线e-f288的横截面。存取线282-1可以用作邻近有源区域的栅极。晶体管存取线(例如，字线)可以用于激活存取装置(例如，存取晶体管)以存取(例如，“接通”或“断开”存取)存储单元的存储节点(例如，电容器单元)。感测线(例如，位线)可以用于向和/或从存储单元的存储节点读取和/或编程(例如，写入、刷新、擦除等)。
图3a至3c示出根据多个实施例的在半导体制造顺序中在半导体衬底内的不同位置处的存储阵列结构的实例横截面图。图3a至3c的横截面图对应于图2所示的切割线a-b、c-d和e-f。
图3a示出在半导体结构制造过程中的特定时间点处沿着切割线a-b截取的且由如图2中所示的有源区域290包围的存储阵列结构的横截面图。图3a示出了隔离沟槽307-1和307-n(共同或单独称为隔离沟槽307)以及栅极336和306(共同或单独称为栅极306)，其在沟槽的底部308-1和308-n处形成到半导体衬底材料324上的半导体结构的工作表面309中的深度。图3a还示出了沉积在用于存取装置的沟槽301-1和301-n中的栅极306上的栅极电介质337。用于有源区域的沟槽301和栅极336和306可以在沟槽的底部308-2和308-3处形成的深度小于沟槽307-1和307-n的隔离区域的底部308-1和308-n的深度。沟槽301和307可以形成在柱303-1、……、303-n之间，其在三维表示中(例如，如结合图4a至4e所示和所描述的)可以呈现为限定沟槽边界的壁。
沟槽307-1和307-n的隔离区域可以包含沟槽的相应壁314-1和314-n上的电介质材料317，以及电介质材料317中的开口311的壁内的通过存取线导电材料306和336和绝缘体填充材料338。沟槽301-1和301-n的有源区域可以包含沟槽的相应壁314-2和314-3上的栅极电介质材料337，以及栅极电介质材料337中的开口311的壁内的有源存取线导电材料306和336和绝缘体填充材料338。在各种实施例中，用于沟槽307的隔离区域的电介质材料317和用于沟槽301的有源区域的栅极电介质材料337可以都是siox；然而，实施例不限于此。
图3b示出在半导体结构制造过程中的特定时间点处沿着切割线c-d截取的且由如图2中所示的有源区域392包围的存储阵列结构的横截面图。图3b示出了隔离沟槽307。隔离沟槽307可以包含电介质材料317、通过存取线导电材料306和336和绝缘体填充材料338。图3b还可以包含半导体衬底材料324和附加电介质材料318、319、320和329。
图3c示出在半导体结构制造过程中的特定时间点处沿着切割线e-f截取的且由如图2中所示的有源区域394包围的存储阵列结构的横截面图。图3c示出半导体衬底材料324、电介质材料329、通过存取线导电材料336和338以及掩模材料306。
图4a至4e示出根据本公开的多个实施例的在实例半导体制造顺序中的特定点处的实例三维半导体结构的一部分的各种切口的透视图。图4a至4e所示的制造顺序是在对应于制造过程中执行的特定处理活动的特定时间点示出的。为了便于说明，可以省略包含在特定制造过程中的其它处理活动。
图4a示出了在实例制造顺序中的特定时间点处的实例半导体结构的一部分的实例结构特征437的透视图。本文描述的半导体结构可以包含在100和968处所示的且分别结合图1和9所描述的实例存储装置，但是实施例不旨在限于这些类型的存储装置。
图4a所示的结构特征437是在对应于已经按制造顺序中执行的处理活动的时间点示出的。图4a所示的结构特征437的部分示出了如本文所描述的用于结构形成的比较基线处的结构配置。图4a至4e所示的结构特征是在已经按制造顺序执行各种其它处理活动之后的时间点示出的。为了简单起见，图4a至4e中可能省略了其它结构特征和处理活动。
所示出的结构特征及处理活动可以对应于结构特征的形成和移除。例如，在多个实施例中，可以使用沉积过程形成结构特征，所述沉积过程例如扩散、旋涂沉积、原子层沉积、物理气相沉积、化学气相沉积、等离子体增强化学气相沉积、脉冲激光沉积、溅射沉积和接缝抑制的自下而上的沉积(如本文其它地方进一步描述的)，以及其它合适的沉积过程。可替换地或另外地，可以使用原子层外延来形成结构特征。可以使用减蚀刻过程(例如，任何合适的湿法蚀刻或干法蚀刻过程)来去除各种材料的特定部分，使得剩余的材料有助于形成预期的部件。可替换地或另外地，可使用添加剂(例如镶嵌金银物)沉积过程来形成结构特征。例如，多个实施例可以使用化学机械抛光(cmp)来代替减蚀刻过程。
结合图8示出和描述了可以用于此处理活动的实例系统880。在多个实施例中，可以使用图8所示的单个系统880来执行各种处理活动，或者可以使用多个此些系统来执行各种处理活动，每个此系统能够执行制造顺序中的特定活动。例如，使用湿法蚀刻过程的制造顺序的部分可以在处理系统的一部分中执行，而使用在真空中进行的干法蚀刻过程的制造顺序的其它部分可以在处理系统的另一部分中执行。
图4a包含具有x轴、y轴和z轴的取向指示器420。由x轴指示的方向旨在定向与沟槽相关联的部件的描述，该部件与另一沟槽中的另一部件“邻近”或“相邻”(例如，由柱隔开)。由x轴指示的方向也可以应用于定向在两个柱“之间”的开口或沟槽的描述(尽管每个开口或沟槽可以在由y轴指示的方向上延伸)。由y轴指示的方向旨在定向对沟槽中的部件的描述，该部件与同一沟槽中的另一部件“邻近”或“相邻”(例如，未被柱隔开)。例如，此些部件可以是在由x轴指示的方向上的两个邻近沟槽中或者在由y轴指示的方向上的相同沟槽中的隔离区域和有源区域。由y轴指示的方向也可以应用于例如“沿着沟槽的第一部分和第二部分的长度”的电阻的描述。由z轴指示的方向旨在定向对部件的顶部或底部的描述和/或对在另一部件或材料的顶部或之下形成的部件或材料(例如，层)的描述。
图4a所示的结构特征437的形成例如可以包含在形成半导体结构期间将柱403-1、……、403-n(其可对应于结合图1所示和所描述的柱103-1、……、103-n)形成(例如沉积或蚀刻)在半导体衬底424上或内。在多个实施例中，硅(si)、多晶si、非晶si和掺杂si中的至少一种可以用作形成柱403的柱材料426，且si、多晶si和非晶si中的至少一种可以用于形成半导体衬底材料424。
氧化物材料417可以从柱材料426的顶部上方(例如，在顶部上)和隔离沟槽407-1和407-n的内壁上方(例如，在内壁上)形成(例如，沉积)在柱材料426上以形成开口410-1和410-n的侧壁。氧化物材料417还可从柱材料426的顶部上方(例如，在顶部上)和用于存取装置的沟槽401-1和401-n的内壁上方(例如，在内壁上)形成在柱材料426上以形成开口410-2和410-3的侧壁。在多个实施例中，用于沟槽401-1和401-n的氧化物材料417可以对应于结合图1所示和所描述的栅极氧化物材料137。在多个实施例中，栅极氧化物材料137和/或氧化物材料417可以是或可以包含形成到1-5nm的范围内的厚度的siox电介质(例如，sio2)。在114和111处示出并结合图1描述了沟槽401和407的内壁和开口410的侧壁。
如本文所描述，可以在半导体衬底材料424中形成第一沟槽(例如，如407-1和407-n所示且共同或单独称为沟槽407)和第二沟槽(例如，如401-1和401-n所示且共同或单独称为沟槽401)。第一沟槽407与第二沟槽401邻近且由半导体衬底材料424和/或柱材料426隔开。相对于第二沟槽401的第二底部(例如，在408-2、408-3、408-5和408-6所示的第二沟槽401的一部分)，第一沟槽407可以具有在更大深度425处的第一底部(例如，在408-1、408-4和408-n处所示的第一沟槽407的一部分)。在多个实施例中，第一沟槽407的底部相对于第二沟槽401的底部的较大深度425可以在约20nm至约50nm的范围内。
图4b示出了根据本公开的多个实施例的在实例制造顺序中在图4a所示的特定时间点之后的实例结构特征438的透视图。图4b示出了在多个实施例中的金属材料406可以在第一沟槽407中在氧化物材料417上方(例如，在其上)形成到第一高度422，第一高度422相对于半导体衬底材料424中的相应高度小于428形成在第二沟槽401中的金属材料406的第二高度423。为了便于说明，并且因为本文描述的每个沟槽可以具有对应于在408-1、408-4和408-n处所示的第一深度的隔离区域以及对应于在408-2、408-3、408-5和408-6处所示的较小深度的有源区域，所以在沟槽407-1中还示出了金属材料406的第一高度422相对于金属材料406的第二高度423的差值428。
在多个实施例中，金属材料406可以是或可以包含w和/或tin。例如，金属材料406可以由w和tin中的任一种形成，或者金属材料406可以由w和tin的混合物形成，由w和tin的交替层形成，或者除一或多种其它金属材料之外还由w和tin中的一或两种形成。
如本文其它地方进一步所描述的，金属材料406可使用沉积技术来沉积，所述沉积技术降低了在沟槽中沉积期间在金属材料406中形成接缝的概率(例如，抑制)，沟槽具有相对于深度较窄的宽度，从而导致高的ar(例如，至少5∶1的ar)。在沉积技术的其它特征中，所述技术经设计以相对于金属材料406在第一沟槽和第二沟槽的侧壁和底部的下部部分上的沉积速率，降低金属材料406在柱403的顶部上和在相应的第一沟槽407-1和第二沟槽401-1的开口410-1和401-2的侧壁的上部部分上的沉积速率，以便能够实现受控的自下而上的沉积，该沉积抑制了在沉积期间金属材料406中的接缝和/或空隙形成。
金属材料406可以形成为使得金属材料406在第一沟槽401-1和第二沟槽401-1中的每一个的底部408之上具有基本上相等的高度。在多个实施例中，金属材料406可以基本上同时沉积在第一沟槽和第二沟槽中以达到基本上相等的高度。这样，第一沟槽407中的金属材料的第一高度422可以小于第二沟槽401中形成的金属材料406的第二高度423。在多个实施例中，第一高度422和第二高度423的差值428可以符合第一沟槽407的底部相对于第二沟槽401的底部的深度的差值425。在多个实施例中，符合沟槽底部的深度的差值425的第一高度422和第二高度423的差值428可以由使用本文所描述的自下而上沉积技术在沟槽的不同部分中不同地沉积不同深度的金属材料406和/或由在沟槽的不同部分中使用定时蚀刻技术产生。因此，差值428可以在约20nm至约50nm的范围内。
在多个实施例中，可以在金属材料406形成在隔离材料421上方(例如，在其上)之前，在氧化物材料417上方(例如，在其上)形成间隔物材料421。间隔物材料421可以由tin形成，但实施例不限于此。间隔物材料421可以在氧化物材料417上形成为厚度在约1nm至约3nm的范围内的层。
图4c示出了根据本公开的多个实施例的在实例制造顺序中在图4b所示的特定时间点之后的实例结构特征439的透视图。图4c示出了已经在半导体结构400上方形成(例如，沉积在其上)的多晶硅材料436。可以沉积多晶硅材料436以填充相应沟槽407-1和407-n的开口410-1和410-n以及填充相应沟槽401-1和401-n的开口410-2和410-3，以覆盖沟槽中的每一个的金属材料。多晶硅材料436的沉积还可能会导致在沟槽407和401之上以及在柱403和/或沉积在柱的顶部上的金属材料406之上形成(例如，一层)多晶硅材料436。在多个实施例中，多晶硅材料436可以是或可以包含n掺杂多晶硅。
图4d示出了根据本公开的多个实施例的在实例制造顺序中在图4c所示的特定时间点之后的实例结构特征440的透视图。图4d示出了可以去除形成在沟槽407和401上方的多晶硅材料436和形成在柱403上的氧化物材料417顶部上的多晶硅材料436和金属材料406以暴露半导体结构400的工作表面409。在多个实施例中，多晶硅材料436和金属材料406可以通过执行cmp和/或多个适当的蚀刻技术来去除。
图4e示出了根据本公开的多个实施例的在实例制造顺序中在图4d所示的特定时间点之后的实例结构特征441的透视图。图4e示出了在沟槽407和401中剩余多晶硅材料436的一部分已经被去除到基本上相等的深度418。在多个实施例中，为了达到基本相等的深度418，多晶硅材料436可以在沟槽407和401中基本上同时蚀刻(例如，使用干蚀刻技术)。这样，相对于半导体衬底材料424中的相应高度，第一沟槽407-1中的多晶硅材料436的第一高度418可以基本上等于第二沟槽401-1中的多晶硅材料436的第二高度418。
因此，多晶硅材料436可以具有在第一沟槽407-1中的金属材料406之上的第三高度415(例如，第一厚度)，并且可以具有在第二沟槽401-1中的金属材料406之上的第四高度427(例如，相对于第一厚度减小的第二厚度)。第一厚度415和第二厚度427可以分别对应于各个沟槽(例如，如沟槽407-1所示)和/或邻近沟槽(例如，如与沟槽401-1邻近的沟槽407-1所示)的隔离区域和有源区域。因此，在第一沟槽407-1中的金属材料406上方(例如，在其上)形成的多晶硅材料436的第一厚度415可以大于419在第二沟槽401-1中的金属材料406上方(例如，在其上)形成的多晶硅材料436的第二厚度427。第一沟槽407-1中的多晶硅材料436相对于第二沟槽401-1中的多晶硅材料436的较大厚度419可以在约20nm至约50nm的范围内，类似于分别结合图4a和4b描述的沟槽底部和金属材料406的差值425和428。沟槽407和401可以用在多晶硅材料436上方形成的填充材料(未示出)填充到工作表面409。在多个实施例中，填充材料可以对应于结合图1所示和所描述的掩模材料138。
换句话说，多晶硅材料436可以在第一沟槽407-1中的金属材料406上方形成到第一深度，所述第一深度相对于半导体衬底材料424中的相应高度大于419在第二沟槽401-1中的金属材料406上方形成的多晶硅材料436的第二深度。如关于第一沟槽407-1中的多晶硅材料436相对于第二沟槽401-1的较大厚度419所描述的，第一沟槽407-1中的多晶硅材料436相对于第二沟槽401-1中的多晶硅材料436的第二深度的较大第一深度419可以在约20nm至约50nm的范围内。
形成在第一沟槽407-1中的多晶硅材料436的较大的第一深度可以减少经由第一沟槽407-1中的金属材料406的电荷转移。例如，第一沟槽407-1中的多晶硅材料的较大的第一深度可以减少从存储节点的电荷转移(例如，如在131处所示并结合图1所描述)。在没有介入多晶硅材料436的更大深度的情况下，电荷可以从存储节点131转移到第一沟槽407-1中的金属材料406，所述存储节点131经由有源存取线可选择地耦合到第二沟槽401-1中的存取装置102。
图4a至4e中在400处所示的半导体结构的实施例可以包含金属材料406的第一部分和第一沟槽407-1中被配置成作为隔离区域的通过存取线的多晶硅材料436。例如，第一沟槽407-1中的第一部分可以基本上对应于具有在408-1和408-4处所示的第一沟槽407-1的部分的底部之上的宽度。隔离区域可以具有在工作表面409之下150nm或更大的深度、15nm或更小的宽度以及10:1或更大的ar。第二沟槽401-1中的金属材料406和多晶硅材料436的邻近第二部分可以是或可以包含有源区域中的有源存取线的混合金属栅极，所述有源存取线用于耦合到感测线的存取装置(例如，如结合图1所描述)。例如，第一沟槽407-1中的第二部分可以基本上对应于具有在408-2和408-3处所示的第一沟槽407-1的部分的底部部分之上的宽度，其将对应于在408-5和408-6处所示的沟槽401-1和401-n的底部之上的宽度。有源区域可以具有在工作表面409之下小于150nm的深度、15nm或更小的宽度以及小于10:1的ar。
这样，如在沟槽407-1中最佳可见，第一沟槽407和第二沟槽401中的每一者可以包含金属材料406和多晶硅材料436的至少一个第一部分，所述第一部分被配置成作为通过存取线。另外，第一沟槽407和第二沟槽401中的每一者可以包含金属材料406和多晶硅材料436的至少一个第二部分，所述第二部分被配置成作为用于耦合到感测线和存储节点的存取装置的有源存取线。
图5示出根据本公开的多个实施例形成的另一半导体结构542的一部分的实例横截面图。与图4a至4e相比，图5示出了实例半导体结构542的一部分的二维剖面图，其可以对应于图4a至4e所示的取向指示器420的x轴和z轴。
如在图4a至4e和本文其它地方所示，半导体结构542示出了具有第一部分的两个沟槽507-1和507-n，所述第一部分通过形成(例如，蚀刻)到半导体衬底材料524中的深度比两个沟槽501-1和501-n更深而被设计成作为隔离区域，所述两个沟槽501-1和501-n具有邻近于沟槽507中的第一部分的第二部分，所述第二部分被设计成作为有源区域。两个沟槽501-1和501-n的较浅有源区域在图4a至4e和5以及本文其它地方示出为彼此邻近地定位，使得相交平面中的部分的定位是隔离区域-有源区域-有源区域-隔离区域。然而，本公开的实施例不限于此。例如，部分的定位可以在如隔离区域-有源区域-隔离区域-有源区域中，或在柱503-1、……、503-n之间的部分的各种其它定位中交替。
沟槽507和501的部分中的每一个可以具有在沟槽507的较深部分中形成(例如沉积)到第一高度的第一金属材料506，所述较深部分被设计成作为隔离区域，所述第一高度相对于半导体衬底材料524中的相应高度小于528沟槽501的较浅部分中的第一金属材料506的第二高度，所述较浅部分被设计成作为有源区域。在多个实施例中，第一金属材料506可以是或可以包含w和/或tin，以及其它合适的导电金属材料。
可以在沟槽507和501中的第一金属材料506上方(例如，在其上)形成(例如，沉积)多晶硅材料536。符合沟槽507中的第一金属材料506的第一高度小于沟槽501中的第一金属材料506的第二高度528，多晶硅材料536在沟槽507中可以具有比沟槽501中的第二深度更深的第一深度。如本文所描述的，第一金属材料506的第一高度和第二高度和/或多晶硅材料536的第一深度和第二深度的差值528可以在约20nm至约50nm的范围内。在多个实施例中，多晶硅材料536可以是或可以包含n掺杂多晶硅。在多个实施例中，第一金属材料506和多晶硅材料536可以沉积在电介质材料517的沟槽507的隔离区域和栅极电介质材料537的沟槽501的有源区域的上方(例如，在其上)(例如，如结合图1和3a所描述的)。
沟槽507和501中的每一个中的多晶硅材料536可以形成为包含凹陷546。在多个实施例中，可以通过使用共形沉积技术和/或通过在先前沉积的多晶硅材料536上使用蚀刻技术沉积多晶硅材料536来形成凹陷546。
第二金属材料543可以形成(例如沉积)为至少部分地填充沟槽507和501中多晶硅材料536中的凹陷546。沟槽507和501中的凹陷546的底部545可以形成为具有将第一金属材料506与第二金属材料543隔开的配置(例如，形状、深度、厚度等)。由于沟槽501中的多晶硅材料536不如沟槽507中的多晶硅材料536深，所以相对于工作表面509，沟槽501中的第二金属材料543的第一深度可以小于沟槽507中的多晶硅材料536的第二深度。在多个实施例中，第二金属材料543可以是或可以包含钌(ru)和/或铂(pt)，以及其它合适的导电金属材料。
在多个实施例中，第二金属材料543可以在多晶硅材料536上方(例如，在其上)的凹陷546中形成到不填充凹陷546和/或沟槽501、507的高度(例如，达到工作表面509的水平)。在此情况下，填充材料544可以用于填充凹陷546和/或沟槽501、507的剩余部分。在多个实施例中，填充材料可以对应于结合图1所示和所描述的掩模材料138和/或结合图4e描述的填充材料。
沟槽501、507的第一部分和第二部分中的第二金属材料543可具有基本上等于多晶硅材料536的功函数和低于多晶硅材料536的电阻率。如本文中所使用的，“功函数”意指用于在原子尺度上将电子从固体表面移动到该固体表面之外的真空中的点的热力学功(例如，能量)的量(例如，最小量)。“电阻率”意指特定材料对电流流动的抵抗能力的量度。这样，第二金属材料543可以用于减小沿沟槽的相应第一部分和第二部分的长度(例如，对应于图4a至4e所示的取向指示器420的y轴)的电阻。例如，多晶硅材料536的凹陷546中的第二金属材料543可以减小沿着长度的增加的电阻，所述增加的电阻与在第一金属材料506的不同深度附近和/或在沟槽501、507中的多晶硅材料536的不同深度附近的电流方向转变相关联(例如，由其产生或由其引起)。
图6是根据本公开的多个实施例的用于制造半导体结构的实例方法650的流程图。除非明确说明，否则本文描述的方法的要素不限于特定的顺序或序列。另外，本文描述的多个方法实施例或其要素可以在相同或基本相同的时间点执行。
在方框651处，方法650可以包含在半导体衬底材料中将第一沟槽的一部分形成到第一深度，其中第一沟槽的所述部分被设计成作为隔离沟槽的通过存取线(例如，如关于结合图1和4a-4e的结构特征和制造顺序所描述的)。在方框652处，方法650可以包含在半导体衬底材料中将第二沟槽的邻近部分形成到第二深度，其中第一深度大于第二深度，且第二沟槽的所述部分被设计成作为存储单元的存取装置的有源存取线的栅极(例如，如关于结合图1和4a-4e的结构特征和制造顺序所描述的)。在方框653处，方法650可以包含形成金属材料，以使其在第一沟槽中具有第一高度且在第二沟槽中具有第二高度，所述第一高度和所述第二高度各自符合相应的第一深度和第二深度中的差值(例如，如关于结合图4a和4b的结构特征和制造顺序所描述的)。在方框654处，方法650可以包含在金属材料上方形成多晶硅材料，以符合相应的第一深度和第二深度的差值，使得第一沟槽中的多晶硅材料具有大于第二沟槽中的多晶硅材料的第四深度的第三深度(例如，如关于结合图4c至4e的结构特征和制造顺序所描述的)。在方框656处，方法650可以包含响应于第一沟槽中的多晶硅材料的较大的第三深度，影响(例如，提高)电子移动的功函数，以减少经由第一沟槽中的金属材料的从存储单元的存储节点的电荷转移。
因此，在多个实施例中，方法650进一步包含响应于对存储节点的重复存取(例如，在行锤击或其它过程中)，基于减少的从存储节点的电荷转移而降低由存储节点存储的数据值改变的概率。可替换地或另外地，方法650可以进一步包含基于减少的从存储节点的电荷转移而实现降低存储节点的数据刷新操作执行的频率。
方法650可以进一步包含在第一沟槽和第二沟槽中的金属材料上方形成多晶硅材料，以不符合相应的第一深度和第二深度的差值，使得第一沟槽中的多晶硅材料的第一高度相对于金属材料大于第二沟槽中的多晶硅材料的第二高度(例如，如关于结合图4e的结构特征和制造顺序所描述的)。因此，方法650可以进一步包含在金属材料上方形成多晶硅材料，使得第一沟槽中的多晶硅材料的第一上表面的第一高度相对于半导体衬底材料基本上等于第二沟槽中的多晶硅材料的第二上表面的第二高度(例如，如关于结合图4e的结构特征和制造顺序所描述的)。
方法650可以进一步包含在第一柱与第二柱之间的第一沟槽的第一开口中形成通过存取线且在第二柱与第三柱之间的第二沟槽的第二开口中形成有源存取线(例如，如关于结合图1和4a至4e的结构特征和制造顺序所描述的)。例如，如图4a所示的在沟槽407-1的底部部分408-4之上的开口中由金属材料406和多晶硅材料436形成的通过存取线可以用作隔离区域，且如图4e所示的在沟槽401-1的邻近部分的开口中由金属材料406和多晶硅材料436形成的有源存取线可以用作有源区域。隔离区域和有源区域的邻近部分被示出为由柱403-1隔开，并且与形成在柱403-1上的氧化物材料417和/或间隔物材料421接触。
方法650可以进一步包含在开口的底部上并且从第一沟槽和第二沟槽的侧壁的底部部分到顶部部分形成(例如，沉积)成核膜。如此沉积的成核膜可以实现相对于金属材料在成核膜下部部分上的沉积速率，降低金属材料在形成于第一沟槽和第二沟槽侧壁上的成核膜上部部分上的沉积速率。通过在成核膜上方沉积金属材料，可以将金属材料在第一沟槽中形成到第一高度，且将金属材料在第二沟槽中形成到第二高度。因此，在第一沟槽和第二沟槽中沉积金属材料期间，可以降低金属材料中形成接缝和/或空隙的概率。降低的概率可以基于金属材料在成核膜的上部部分上的沉积速率的降低，使得能够从第一沟槽和第二沟槽的底部部分到顶部部分进行受控沉积。
可以使用购自applied
方法650可进一步包含使用原子层沉积(ald)技术，通过沉积金属材料原子至小于1nm的厚度来形成成核膜，并使用化学气相沉积技术，用金属材料填充第一沟槽到第一高度且用金属材料填充第二沟槽到第二高度，其中形成接缝和/或空隙的概率降低。在多个实施例中，方法650可以进一步包含基本上同时地用金属材料填充第一沟槽到第一高度且用金属材料填充第二沟槽到第二高度。方法650可以进一步包含将w和tin中的至少一种用于成核膜和金属材料。
图7是根据本公开的多个实施例的用于制造半导体结构的实例方法760的流程图。除非明确说明，否则本文描述的方法的要素不限于特定的顺序或序列。另外，本文描述的多个方法实施例或其要素可以在相同或基本相同的时间点执行。关于结合图4a至4e和5的结构特征和制造顺序描述了框761、……、768中所示的方法元素和相关的方法元素。
在方框761处，方法760可以包含在半导体衬底材料中将沟槽的第一部分形成到第一深度。在方框762处，方法760可以包含在半导体衬底材料中将沟槽的邻近第二部分形成到第二深度，其中第一深度大于第二深度。在方框763处，方法760可以包含形成第一金属材料，以在沟槽的第一部分中具有第一高度且在沟槽的第二部分中具有第二高度，所述第一高度和所述第二高度各自符合相应的第一深度和第二深度的差值。在方框764处，方法760可以包含在第一金属材料上方形成多晶硅材料以符合相应的第一深度和第二深度的差值，使得沟槽的第一部分中的多晶硅材料具有大于沟槽的第二部分中的多晶硅材料的第四深度的第三深度。在方框765处，方法760可以包含在沟槽的第一部分和第二部分中的多晶硅材料中的凹陷中形成第二金属材料，其中凹陷的底部符合沟槽的第一部分中的第三深度和沟槽的第二部分中的第四深度，且将第二金属材料与第一金属材料隔开。在方框765处，方法760可以包含响应于第二金属材料具有基本上等于多晶硅材料的功函数和低于多晶硅材料的电阻率，减小沿着沟槽的相应第一部分和第二部分的长度的电阻。
方法760可以进一步包含减小沿着长度的增加的电阻，所述长度与在第一金属材料的相应第一深度和第二深度的差值附近和在多晶硅材料的第三深度和第四深度的差值附近的电流方向的转变相关联。方法760可以进一步包含调整沟槽的第一部分和第二部分中的多晶硅材料中的凹陷的壁和底部的厚度，使得多晶硅材料的功函数基本上等于所选择的第二金属材料的功函数。在多个实施例中，多晶硅材料中的凹陷的壁和底部的厚度可以在约1nm到约10nm的范围内调节。方法760可以进一步包含将w和tin中的至少一种用于第一金属材料，将n掺杂多晶硅用于多晶硅材料，以及将ru和pt中的至少一种用于第二金属材料。
方法760可以进一步包含形成沟槽的第一部分以作为隔离沟槽的通过存取线。方法760可以进一步包含形成沟槽的第二部分以作为存储单元的存取装置的有源存取线的栅极。
图8是根据本公开的多个实施例的用于实施实例半导体制造过程的系统880的功能框图。图8示出可以用于半导体制造过程的实例处理设备881。处理设备881可以包含腔室882，用于封闭被配置成在多个半导体装置上执行沉积和/或蚀刻操作的部件。腔室882可以进一步封闭载体883以容纳一批半导体晶片884。处理设备881可以包含和/或关联于包含例如泵885单元和净化886单元的工具，其被配置成在半导体制造顺序中的每个点处引入和去除适当的蚀刻化学物质，如本文所描述。处理设备881可以进一步包含温度控制887单元，其被配置成在制造顺序中的每个点处将腔室882保持在适当的温度。系统880可以包含多个腔室882，每个腔室882被配置成在制造顺序期间执行特定的过程(例如，湿法蚀刻过程、干法蚀刻过程和/或沉积过程等)。
系统880可以进一步包含控制器888。控制器888可以包含电路和/或编程，或者与电路和/或编程相关联，用于实现例如在沟槽中形成到通过存取线的电介质材料。电介质材料具有与相邻存取装置的沟道区的导电性相反的偏压。控制器888对此沉积、去除和蚀刻操作的调整可以控制在处理设备881中创建的半导体装置的临界尺寸(cd)。
主机可以被配置成生成与半导体结构形成(例如，沉积和蚀刻)相关的指令。主机的实例在图9中以958示出，但是实施例不限于耦合到图9所示的存储系统962。所述指令可以经由主机接口960被发送到处理设备881的控制器888。所述指令可以至少部分地基于由主机958存储、经由来自另一存储系统(未示出)的输入提供和/或经由来自用户(例如，操作员)的输入提供等等的缩放偏好(例如，在数字上和/或结构上定义的梯度)。控制器888可以被配置成能够输入指令和缩放偏好，以定义将由处理设备881实现的半导体结构的制造的cd。
缩放偏好可以确定柱的最终结构(例如，cd)、柱的侧壁、柱的宽度、隔离沟槽的宽度和/或隔离沟槽的深度，连同本文描述的电介质材料的定位和/或量，以及其它部件和操作。通过经由所述指令输入的特定缩放偏好可以实现特定cd。控制器888接收和实施缩放偏好可能会导致处理设备881对电介质材料的沉积时间的相应调整、对电介质材料的覆盖区域、高度和/或体积的调整，和/或对电介质材料执行的修整方向和/或修整时间的调整，以及其他可能的缩放的偏好的实施。
在多个实施例中，控制器888可以被配置成使用硬件作为控制电路。例如，此控制电路可以是具有逻辑的专用集成电路(asic)，所述逻辑用以经由相关联的沉积及蚀刻过程来控制用于邻近隔离沟槽的柱形成的制造步骤，以及在柱和隔离沟槽上形成电介质材料和从柱和隔离沟槽移除电介质材料。控制器888可以被配置成接收指令并指导执行操作以执行结合图1至7所描述的半导体结构和/或隔离沟槽制造方法。
图9是根据本公开的一或多个实施例的包含至少一个存储系统962的计算系统990的功能框图。结合图9使用的编号惯例不遵循应用于图1至8的早先所介绍的编号惯例和顺序。存储系统962可以是例如固态驱动器(ssd)。
在图9所示的实施例中，存储系统962包含存储接口964、多个存储装置968-1、……、968-n，以及可选择地耦合到存储接口964和存储装置968-1、……、968-n的控制器966。存储接口964可以用于在存储系统962与诸如主机958的另一装置之间传送信息。主机958可以包含处理器(未示出)。如本文中所使用的，“处理器”可以是多个处理器，例如并行处理系统、多个协同处理器等。实例主机可以包含膝上型计算机、个人计算机、数码相机、数字记录装置和回放装置、移动电话、个人数字助理(pda)、存储卡读取器、接口集线器等或在其中实现。此主机958可以与使用例如在881处示出并结合图8所描述的处理设备在半导体装置和/或ssd上执行的制造操作相关联。
在多个实施例中，主机958可以与主机接口960相关联(例如，包含或耦合到主机接口)。主机接口960可以允许输入缩放偏好(例如，以数字和/或结构定义的梯度)，以定义(例如)将由结合图8所示和所描述的处理设备881实施的存储装置(例如，如968处所示)的最终结构或中间结构和/或形成于其上的存储单元阵列(例如，如970处所示)的临界尺寸(cd)。该阵列包含具有根据本文描述的实施例形成的隔离区域和有源区域的沟槽。可以经由输入由主机958存储的多个偏好、输入来自另一存储系统(未示出)的偏好和/或输入用户(例如，操作员)的偏好来将缩放偏好提供给主机接口960。
存储接口964可以是标准化物理接口的形式。例如，当存储系统962用于计算系统990中的信息(例如，数据)存储时，存储接口964可以是串行高级技术附件(sata)接口、外围部件互连高速(pcie)接口，或通用串行总线(usb)接口以及其它物理连接器和/或接口。然而，通常，存储接口964可以提供用于在存储系统962的控制器966与主机958之间(例如，经由主机接口960)传递控制、地址、信息、缩放偏好和/或其它信号的接口。
控制器966可以包含例如固件和/或控制电路(例如，硬件)。控制器966可以可操作地耦合到和/或包含在与存储装置968-1、……、968-n中的一或多个相同的物理装置(例如，管芯)上。例如，控制器966可以是或可以包含asic，其作为硬件可操作地耦合到包含存储接口964和存储装置968-1、……、968-n的电路(例如，印刷电路板)。可替换地，控制器966可以包含在单独的物理装置上，所述单独的物理装置通信地耦合到包含存储装置968-1、……、968-n中的一或多个的物理设备(例如，管芯)。
控制器966可以与存储装置968-1、……、968-n通信，以指导感测(例如，读取)、编程(例如，写入)和/或擦除信息的操作，以及用于管理存储单元的其它功能和/或操作。控制器966可以具有可以包含多个集成电路和/或分立部件的电路。在多个实施例中，控制器966中的电路可以包含用于控制通过存储装置968-1、……、968-n的存取的控制电路和/或用于在主机958和存储系统962之间提供转换层的电路。
存储装置968-1、……、968-n可以包含例如多个存储阵列970(例如易失性和/或非易失性存储单元阵列)。例如，存储装置968-1、……、968-n可以包含存储单元阵列，例如经结构化以包含感测线触点的实例存储装置的一部分。至少一个阵列包含具有根据本文公开的实施例形成的栅极结构的晶体管。应当理解，存储装置968-1、……、968-n的存储阵列970中的存储单元可以采用ram架构(例如dram、sram、sdram、feram、mram、reram等)、闪存架构(例如nand、nor等)、三维(3d)ram和/或闪存单元架构，或其它一些包含柱和邻近沟槽的存储阵列架构。
存储装置968可以形成在同一管芯上。存储装置(例如，存储装置968-1)可以包含形成在管芯上的存储单元阵列970中的一或多个。存储装置可以包含与形成在管芯上或其各部分上的一或多个阵列970相关联的感测电路972和控制电路974。感测电路972可以用于确定(感测)存储在阵列970的一行中的特定存储单元处的特定数据值(例如，0或1)。响应于来自主机958和/或主机接口960的命令，除了引导数据值的存储、擦除等之外，控制电路974还可以用于引导感测电路972以感测特定数据值。所述命令可以经由存储接口964直接发送到控制电路974，或者经由控制器966发送到控制电路974。
图9中所示的实施例可以包含未示出以免模糊本公开的实施例的附加电路。例如，存储装置968可以包含地址电路，以锁存通过输入/输出(i/o)电路在输入/输出连接器上方提供的地址信号。地址信号可以由行解码器和列解码器接收和解码以存取存储阵列970。应当理解，地址输入连接器的数量可以取决于存储装置968和/或存储阵列970的密度和/或架构。
在本公开的以上详细描述中，参考了形成本公开的一部分的附图，并且在附图中通过图示的方式示出了可以如何实施本公开的一或多个实施例。足够详细描述这些实施例以使本领域的一般技术人员能够实践本发明的实施例，并且应当理解，可以在不脱离本公开的范围的情况下利用其它实施例并做出过程、电气和/或结构改变。
应当理解，本文使用的术语仅用于描述特定实施例，而不意图限制。如本文中所使用的，除非上下文另有明确规定，否则单数形式“一(a/an)”和“所述”包含单数和复数指代物，“多个”、“至少一个”和“一或多个”也是如此(例如，多个存储阵列可以指代一或多个存储阵列)，而“多个”意图指代一个以上这样的事物。此外，在整个申请中，词语“可能”和“可以”以允许含义(即，有……的潜在性、能够)而不是强制性含义(即，必须)使用。术语“包含”及其派生词是指“包含但不限于”。术语“耦合的”和“耦合”是指直接或间接物理连接，除非另有说明，否则可以包含无线连接，用于存取和/或用于移动(传输)指令(例如，控制信号、地址信号等)和数据，如适合于上下文。
虽然本文中已经示出和描述了包含半导体材料、衬底材料、结构材料、金属材料、多晶硅材料、氧化物材料、间隔物材料、电介质材料、蚀刻技术、沉积技术、存取装置、有源存取线、通过存取线、存储装置、存储单元、存储节点、沟槽和开口以及与半导体结构形成相关的其它材料和/或部件的各种组合和配置的实例实施例，但是本公开的实施例不限于本文中明确列举的那些组合。半导体材料、衬底材料、结构材料、金属材料、多晶硅材料、氧化物材料、间隔物材料、电介质材料、蚀刻技术、沉积技术、存取装置、有源存取线、通过存取线、存储装置、存储单元、存储节点、沟槽和/或与半导体结构形成相关的开口的其它组合和配置明确地包含在本公开的范围内。
尽管本文已经示出和描述了具体实施例，但是本领域普通技术人员将理解，可以用被计算来实现相同结果的布置来代替所示的具体实施例。本公开旨在涵盖本公开的一或多个实施例的调整或变化。应当理解，以上描述是以说明性的方式进行的，而不是限制性的。例如，图1至5中所示元件的比例是为了清楚而示出的，并且可能不是按比例的。通过阅读以上描述，以上实施例的组合以及本文未具体描述的其它实施例对于本领域技术人员将是显而易见的。本公开的一或多个实施例的范围包含其中使用上述结构和过程的其它应用。因此，本公开的一或多个实施例的范围应当参考所附权利要求以及此类权利要求所赋予的等同物的全部范围来确定。
在前述具体实施方式中，出于简化本公开的目的，将一些特征一起分组在单一实施例中。本公开的方法不应被解译为反映本公开的所公开的实施例必须使用比每个权利要求中明确叙述的特征更多的特征的意图。相反，如以下权利要求所反映的，本发明主题在于少于单个公开的实施例的所有特征。因此，特此将所附权利要求并入具体实施方式中，其中每一权利要求独立地作为单独实施例。
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