半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.半导体集成电路(ic)产业经历了指数增长。在ic演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件或线)已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造ic的复杂性。
3.在一些ic设计中，随着技术节点缩小，实现的一个优势为：在部件尺寸缩小的情况下，用金属栅极来替换典型的多晶硅栅极以提高器件性能。形成金属栅极的一个工艺被称为替换栅极或者“后栅极”工艺，其中，“最后”制造金属栅极，这允许降低随后工艺的数量，包括在形成栅极之后必须实施的高温处理。
4.然而，现有的“后栅极”工艺形成金属栅极的制程还存在一些问题。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的第一栅极结构和第二栅极结构，所述第一栅极结构在沿沟道长度方向上的宽度大于所述第二栅极结构在沿沟道长度方向上的宽度；位于第二栅极结构上的第一阻挡层；位于第一栅极结构上的第二阻挡层；位于衬底上的介质层，所述介质层位于第一栅极结构侧壁、第二栅极结构侧壁、第一阻挡层侧壁以及第二阻挡层侧壁。
7.可选的，所述第二栅极结构高度与第一栅极结构高度的差值范围为：-2纳米～2纳米。
8.可选的，所述第一栅极结构的宽度范围为大于或等于240纳米；所述第二栅极结构的宽度范围为0纳米～96纳米。
9.可选的，所述第一阻挡层的材料与介质层的材料刻蚀速率不同；所述第二阻挡层的材料与介质层的材料刻蚀速率不同。
10.可选的，所述第一阻挡层的材料包括介电材料，所述介电材料包括氮化硅；所述第二阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
11.可选的，所述第一栅极结构包括第一栅介质层和位于第一栅介质层上的第一栅极层；所述第二栅极结构包括第二栅介质层和位于第二栅介质层上的第二栅极层。
12.可选的，所述第一栅极结构还包括位于第一栅介质层和第一栅极层之间的第一功函数层；所述第二栅极结构还包括位于第二栅介质层和第二栅极层之间的第二功函数层。
13.可选的，还包括：位于第一栅极结构两侧和第二栅极结构两侧的衬底内的源漏掺
杂区。
14.可选的，所述衬底包括：基底和位于基底上的鳍部结构；所述第一栅极结构和第二栅极结构横跨所述鳍部结构；所述沟道长度方向为所述鳍部结构延伸方向。
15.相应地，办法吗技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成初始第一栅极结构、初始第二栅极结构以及介质层，所述初始第一栅极结构在沿沟道长度方向上的宽度大于所述初始第二栅极结构在沿沟道长度方向上的宽度，所述介质层位于初始第一栅极结构部分侧壁和初始第二栅极结构侧壁，且所述初始第一栅极结构顶部表面高于初始第二栅极结构顶部表面；回刻所述初始第一栅极结构和初始第二栅极结构，形成第二栅极结构和过渡第一栅极结构，所述第二栅极结构的顶部表面低于所述介质层顶部表面；在第二栅极结构上和介质层上形成初始第一阻挡层，所述初始第一阻挡层暴露出所述过渡第一栅极结构；以所述初始第一阻挡层为掩膜，去除部分所述过渡第一栅极结构，形成第一栅极结构，所述第一栅极结构顶部表面低于所述介质层顶部表面；在第一栅极结构上形成第二阻挡层，在第二栅极结构上形成第一阻挡层。
16.可选的，所述第二栅极结构高度与第一栅极结构高度的差值范围为：-2纳米～2纳米。
17.可选的，所述初始第一栅极结构的宽度范围为大于或等于240纳米；所述初始第二栅极结构的宽度范围为0纳米～96纳米。
18.可选的，所述初始第一阻挡层的形成方法包括：在第二栅极结构上、介质层上和过渡第一栅极结构上形成第一阻挡材料层；平坦化所述第一阻挡材料层，直至暴露出过渡第一栅极结构顶部表面，在第二栅极结构上形成所述初始第一阻挡层。
19.可选的，所述第二阻挡层和第一阻挡层的形成方法包括：在第一栅极结构上和初始第一阻挡层上形成第二阻挡材料层；平坦化所述第二阻挡材料层和初始第一阻挡层，直至暴露出介质层顶部表面，在第一栅极结构上形成所述第二阻挡层，在第二栅极结构上形成第一阻挡层。
20.可选的，所述第一阻挡层的材料与介质层的材料刻蚀速率不同；所述第二阻挡层的材料与介质层的材料刻蚀速率不同。
21.可选的，所述第一阻挡层的材料包括介电材料，所述介电材料包括氮化硅；所述第二阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
22.可选的，所述初始第一栅极结构、初始第二栅极结构以及介质层的形成方法包括：在衬底上形成第一伪栅极结构和第二伪栅极结构；在衬底上形成介质层，所述介质层位于第一伪栅极结构侧壁和第二伪栅极结构侧壁；去除所述第一伪栅极结构和第二伪栅极结构，在介质层内形成栅极开口；在栅极开口内和介质层上形成栅极结构材料层；平坦化所述栅极结构材料层，直至暴露出介质层顶部表面，形成所述初始第一栅极结构和初始第二栅极结构。
23.可选的，在衬底上形成第一伪栅极结构和第二伪栅极结构之后，形成介质层之前，还包括：在第一伪栅极结构两侧和第二伪栅极结构两侧的衬底内形成源漏掺杂区。
24.可选的，所述衬底包括：基底和位于基底上的鳍部结构；所述初始第一栅极结构和初始第二栅极结构横跨所述鳍部结构；所述沟道长度方向为所述鳍部结构延伸方向。
25.可选的，所述第一栅极结构包括第一栅介质层和位于第一栅介质层上的第一栅极
层；所述第二栅极结构包括第二栅介质层和位于第二栅介质层上的第二栅极层。
26.可选的，所述第一栅极结构还包括位于第一栅介质层和第一栅极层之间的第一功函数层；所述第二栅极结构还包括位于第二栅介质层和第二栅极层之间的第二功函数层。
27.与现有技术相比，本发明的技术方案具有以下有益效果：
28.本发明技术方案的半导体结构的形成方法，形成初始第一栅极结构和初始第二栅极结构之后，先回刻所述初始第一栅极结构和初始第二栅极结构，形成第二栅极结构和过渡第一栅极结构，使得所述第二栅极结构的顶部表面低于所述介质层顶部表面，然后在第二栅极结构上和介质层上形成初始第一阻挡层，所述初始第一阻挡层暴露出所述过渡第一栅极结构，再以所述初始第一阻挡层为掩膜，去除部分所述过渡第一栅极结构，形成第一栅极结构，所述第一栅极结构顶部表面低于所述介质层顶部表面，最后再在第一栅极结构上形成第二阻挡层，在第二栅极结构上形成第一阻挡层。所述方法形成的第一栅极结构和第二栅极结构高度差在预设范围内，从而使得所述第一栅极结构的高度和第二栅极结构的高度可精确控制，减小了由于初始第一栅极结构的宽度大于所述初始第二栅极结构的宽度，而导致形成的第一栅极结构和第二栅极结构的高度差较大的情况，从而使得形成的半导体结构的性能均匀性更好。
附图说明
29.图1是一实施例中半导体结构的剖面结构示意图；
30.图2至图8是本发明实施例中半导体结构的剖面结构示意图。
具体实施方式
31.如背景技术所述，现有的“后栅极”工艺形成金属栅极的制程还存在一些问题。现结合具体的实施例进行分析说明。
32.图1是一实施例中半导体结构的剖面结构示意图。
33.请参考图1，包括：衬底100，所述衬底100包括第一区i和第二区ii；位于第一区i上的第一栅极结构101；位于第二区ii上的第二栅极结构102；位于第一区i上和第二区ii上的介质层103，所述介质层103位于第一栅极结构101侧壁和第二栅极结构102侧壁。
34.所述半导体结构中，所述第一区i上的器件密度大于所述第二区ii上的器件密度，因此，在沿沟道长度方向上，所述第一栅极结构101的宽度大于所述第二栅极结构102的宽度，从而所述第一区i上的介质层103的表面积小于所述第二区ii上的介质层103的表面积。
35.所述第一栅极结构101和第二栅极结构102为金属栅，在采用后栅工艺形成所述第一栅极结构101和第二栅极结构102的过程中，需要先在衬底上形成伪栅极结构(未图示)和位于伪栅极结构侧壁的介质层103(未图示)，然后去除伪栅极结构在介质层103内形成栅极开口(未图示)，再在栅极开口内和介质层103上形成栅极结构材料层(未图示)，最后再采用化学机械抛光工艺平坦化所述栅极结构材料层直至暴露出介质层103表面，形成所述第一栅极结构101和第二栅极结构102。
36.然而，在采用化学机械抛光工艺研磨所述栅极结构材料层的过程中，由于所述第一区i上的介质层103的表面积小于所述第二区ii上的介质层103的表面积，即第一区i上的栅极结构材料层的表面积较大，从而所述化学机械抛光工艺的研磨料与第一区i上的栅极
结构材料层接触面积较大，所述化学机械抛光工艺的研磨料与第二区ii上的介质层103接触面积较大，所述化学机械抛光工艺对介质层103的研磨速度大于对栅极结构材料层的材料研磨速率。因此，在同等的化学机械抛光工艺条件下，所述第二区ii上的介质层103和栅极结构材料层的研磨程度大于第一区i上栅极结构材料层的研磨程度，从而使得所形成的第一栅极结构101的高度高于所形成的第二栅极结构102的高度，从而在保证第二栅极结构102高度的情况下，各所述第一栅极结构101的高度难以控制，使得所形成的第一栅极结构101的高度不均匀，从而使得半导体结构的性能均匀性较差。
37.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，形成初始第一栅极结构和初始第二栅极结构之后，先回刻所述初始第一栅极结构和初始第二栅极结构，形成第二栅极结构和过渡第一栅极结构，使得所述第二栅极结构的顶部表面低于所述介质层顶部表面，然后在第二栅极结构上和介质层上形成第一阻挡层，所述第一阻挡层暴露出所述过渡第一栅极结构，再以所述第一阻挡层为掩膜，去除部分所述过渡第一栅极结构，形成第一栅极结构，所述第一栅极结构顶部表面低于所述介质层顶部表面，最后再在第一栅极结构上形成第二阻挡层。所述方法形成的第一栅极结构和第二栅极结构高度差在预设范围内，从而使得所述第一栅极结构的高度和第二栅极结构的高度可精确控制，减小了由于初始第一栅极结构的宽度大于所述初始第二栅极结构的宽度，而导致形成的第一栅极结构和第二栅极结构的高度差较大的情况，从而使得形成的半导体结构的性能均匀性更好。
38.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
39.图2至图8是本发明实施例中半导体结构的剖面结构示意图。
40.请参考图2，提供衬底。
41.在本实施例中，所述衬底包括：基底200和位于基底200上的鳍部结构201；所述衬底上还具有隔离层，所述隔离层位于所述鳍部结构201的部分侧壁，且所述隔离层的顶部表面低于所述鳍部结构201的顶部表面。
42.在本实施例中，所述基底200的材料为硅；所述鳍部结构201的材料包括硅。
43.在其他实施例中，所述基底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。所述鳍部结构的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
44.请继续参考图2，在衬底上形成初始第一栅极结构202、初始第二栅极结构203以及介质层204，所述初始第一栅极结构202的在沿沟道长度方向上的宽度大于所述初始第二栅极结构201在沿沟道长度方向上的宽度，所述介质层位于初始第一栅极结构202部分侧壁和初始第二栅极结构203侧壁，且所述初始第一栅极结构202顶部表面高于初始第二栅极结构203顶部表面。
45.在本实施例中，所述初始第一栅极结构202和初始第二栅极结构203横跨所述鳍部结构201。
46.在本实施例中，所述初始第一栅极结构202的宽度范围为大于或等于240纳米；所述初始第二栅极结构203的宽度范围为0纳米～96纳米。
47.所述初始第一栅极结构202、初始第二栅极结构203以及介质层204的形成方法包括：在衬底上形成第一伪栅极结构(未图示)和第二伪栅极结构(未图示)；在第一伪栅极结构两侧和第二伪栅极结构两侧的衬底内形成源漏掺杂区205；在衬底上形成介质层204，所述介质层位于第一伪栅极结构侧壁和第二伪栅极结构侧壁；去除所述第一伪栅极结构和第二伪栅极结构，在介质层204内形成栅极开口(未图示)；在栅极开口内和介质层204上形成栅极结构材料层(未图示)；平坦化所述栅极结构材料层，直至暴露出介质层204顶部表面，形成所述初始第一栅极结构202和初始第二栅极结构203。
48.所述沟道长度即为初始第一栅极结构202两侧或初始第二栅极结构203源漏掺杂区205之间的间距。在本实施例中，所述沟道长度方向为所述鳍部结构201延伸方向。
49.所述初始第一栅极结构202包括第一栅介质层(未图示)和位于第一栅介质层上的第一栅极层(未图示)；所述初始第二栅极结构203包括第二栅介质层(未图示)和位于第二栅介质层上的第二栅极层(未图示)。
50.在本实施例中，所述初始第一栅极结构202还包括位于第一栅介质层和第一栅极层之间的第一功函数层(未图示)；所述初始第二栅极结构203还包括位于第二栅介质层和第二栅极层之间的第二功函数层(未图示)。
51.所述第一栅介质层的材料和第二栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述第一栅极层的材料和第二栅极层的材料包括金属，所述金属包括钨；所述第一功函数层的材料和第二功函数层的材料包括n型功函数材料或p型功函数材料，所述n型功函数材料包括钛铝，所述p型功函数材料包括氮化钛或氮化钽。
52.所述介质层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述介质层204的材料包括氧化硅。
53.请参考图3，回刻所述初始第一栅极结构202和初始第二栅极结构203，形成第二栅极结构207和过渡第一栅极结构206，所述第二栅极结构207的顶部表面低于所述介质层204顶部表面。
54.回刻所述初始第一栅极结构202和初始第二栅极结构203的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
55.接下来，在第二栅极结构207上和介质层204上形成初始第一阻挡层209，所述初始第一阻挡层208暴露出所述过渡第一栅极结构206。所述初始第一阻挡层209的形成过程请参考图4和图5。
56.请参考图4，在第二栅极结构207上、介质层204上和过渡第一栅极结构206上形成第一阻挡材料层208。
57.所述第一阻挡材料层208为后续在第二栅极结构207上形成第一阻挡层提供材料层。
58.所述第一阻挡材料层208的材料与介质层204的材料不同。所述第一阻挡材料层208的材料与过渡第一栅极结构206和第二栅极结构207具有较大的刻蚀选择比。
59.所述第一阻挡材料层208的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一阻挡材料层208的材料包括氮化硅，所述氮化硅与介质层204的材料氧化硅具有较大的刻蚀选择比。
60.形成所述第一阻挡材料层208的工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，形成所述第一阻挡材料层208的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的第一阻挡材料层208。
61.请参考图5，平坦化所述第一阻挡材料层208，直至暴露出过渡第一栅极结构206顶部表面，在第二栅极结构207上和介质层204形成初始第一阻挡层209。
62.在本实施例中，平坦化所述第一阻挡材料层208的工艺包括化学机械抛光工艺。所述初始第一阻挡层209与过渡第一栅极结构206的材料在所述化学机械抛光工艺下的刻蚀速率不同，因此在平坦化所述第一阻挡材料层208的过程中，所述过渡第一栅极结构206能够作为所述平坦化工艺的刻蚀停止层。
63.请参考图6，以所述初始第一阻挡层209为掩膜，去除部分所述过渡第一栅极结构206，形成第一栅极结构210，所述第一栅极结构210顶部表面低于所述介质层204顶部表面。
64.去除部分所述过渡第一栅极结构206的工艺包括干法刻蚀工艺或湿法刻蚀工艺。所述过渡第一栅极结构206与初始第一阻挡层209具有较大的刻蚀选择比，从而所述初始第一阻挡层209能够作为去除部分所述过渡第一栅极结构206的掩膜。
65.先回刻所述初始第一栅极结构202和初始第二栅极结构203，形成第二栅极结构207和过渡第一栅极结构206，使得所述第二栅极结构207的顶部表面低于所述介质层204顶部表面，然后在第二栅极结构207上和介质层204上形成初始第一阻挡层209，所述初始第一阻挡层209暴露出所述过渡第一栅极结构206，再以所述初始第一阻挡层209为掩膜，去除部分所述过渡第一栅极结构206，形成第一栅极结构210。所述方法形成的第一栅极结构210，所述第一栅极结构210的高度可根据先形成的第二栅极结构207的高度进行调整，以使得形成的第一栅极结构210的高度和第二栅极结构207的高度能够在高度差的预设范围内，从而使得形成的半导体结构的性能均匀性更好。
66.在本实施例中，所述第二栅极结构207高度与第一栅极结构210高度的差值范围为：-2纳米～2纳米。所述第二栅极结构207高度与第一栅极结构210高度的差值在预设范围内，从而所形成的半导体结构的性能均匀性更好。
67.接下来，在第一栅极结构210上形成第二阻挡层212，在第二栅极结构207上形成第一阻挡层213。所述第二阻挡层212和第一阻挡层213的形成过程请参考图7和图8。
68.请参考图7，在第一栅极结构210上和初始第一阻挡层209上形成第二阻挡材料层211。
69.所述第二阻挡材料层211为后续在第一栅极结构210上形成第二阻挡层提供材料层。
70.所述第二阻挡材料层211的材料与介质层204的材料不同。所述第二阻挡材料层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第二阻挡材料层211的材料包括氮化硅，所述氮化硅与介质层204的材料氧化硅具有较大的刻蚀
选择比。
71.形成所述第二阻挡材料层211的工艺包括化学气相沉积工艺或原子层沉积工艺。在本实施例中，形成所述第二阻挡材料层211的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的第二阻挡材料层211。
72.请参考图8，平坦化所述第二阻挡材料层211和初始第一阻挡层209，直至暴露出介质层204顶部表面，在第一栅极结构210上形成所述第二阻挡层212，在第二栅极结构207上形成第一阻挡层213。
73.在本实施例中，平坦化所述第二阻挡材料层211的工艺包括化学机械抛光工艺。所述初始第一阻挡层209的材料与介质层204的材料刻蚀速率不同；所述第二阻挡材料层211的材料与介质层204的材料刻蚀速率不同，因此在平坦化所述第二阻挡材料层211的过程中，所述介质层204能够作为所述平坦化工艺的刻蚀停止层。
74.先回刻所述初始第一栅极结构202和初始第二栅极结构203，形成第二栅极结构207和过渡第一栅极结构206，使得所述第二栅极结构207的顶部表面低于所述介质层204顶部表面，然后在第二栅极结构207上和介质层204上形成初始第一阻挡层209，所述初始第一阻挡层209暴露出所述过渡第一栅极结构206，再以所述初始第一阻挡层209为掩膜，去除部分所述过渡第一栅极结构206，形成第一栅极结构210，所述第一栅极结构210顶部表面低于所述介质层204顶部表面，最后再在第一栅极结构210上形成第二阻挡层212，在第二栅极结构207上形成第一阻挡层213。所述方法形成的第一栅极结构210和第二栅极结构207高度差在预设范围内，从而使得所述第一栅极结构210的高度和第二栅极结构207的高度可精确控制，减小了由于初始第一栅极结构的宽度202大于所述初始第二栅极结构203的宽度，而导致形成的第一栅极结构和第二栅极结构的高度差较大的情况，从而使得形成的半导体结构的性能均匀性更好。
75.至此，形成的所述第二栅极结构207和第一栅极结构210的高度差范围较小，所形成的半导体结构的性能均匀性较好。
76.相应地，本发明实施例还提供一种半导体结构，请继续参考图8，包括：
77.衬底；
78.位于衬底上的第一栅极结构210和第二栅极结构207，所述第一栅极结构210在沿沟道长度方向上的宽度大于所述第二栅极结构207在沿沟道长度方向上的宽度；
79.位于第二栅极结构207上的第一阻挡层213；
80.位于第一栅极结构210上的第二阻挡层212；
81.位于衬底上的介质层204，所述介质层204位于第一栅极结构210侧壁、第二栅极结构207侧壁、第一阻挡层213侧壁以及第二阻挡层212侧壁。
82.在本实施例中，所述第二栅极结构207高度与第一栅极结构210高度的差值范围为：-2纳米～2纳米。
83.在本实施例中，所述第一栅极结构210的宽度范围为大于或等于240纳米；所述第二栅极结构207的宽度范围为0纳米～96纳米。
84.在本实施例中，所述第一阻挡层213的材料与介质层204的材料刻蚀速率不同；所述第二阻挡层207的材料与介质层204的材料刻蚀速率不同。
85.在本实施例中，所述第一阻挡层213的材料包括介电材料，所述介电材料包括氮化
硅；所述第二阻挡层的材料包括介电材料，所述介电材料包括氮化硅。
86.在本实施例中，所述第一栅极结构210包括第一栅介质层和位于第一栅介质层上的第一栅极层；所述第二栅极结构207包括第二栅介质层和位于第二栅介质层上的第二栅极层。
87.在本实施例中，所述第一栅极结构210还包括位于第一栅介质层和第一栅极层之间的第一功函数层；所述第二栅极结构207还包括位于第二栅介质层和第二栅极层之间的第二功函数层。
88.在本实施例中，还包括：位于第一栅极结构210两侧和第二栅极结构207两侧的衬底内的源漏掺杂区205。
89.在本实施例中，所述衬底包括：基底200和位于基底200上的鳍部结构201；所述第一栅极结构210和第二栅极结构207横跨所述鳍部结构201；所述沟道长度方向为所述鳍部结构201延伸方向。
90.所述半导体结构，所述第二栅极结构207和第一栅极结构210的高度差范围较小，所述半导体结构的性能均匀性较好。
91.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。