半导体封装方法、半导体组件以及包含其的电子设备与流程

[0001]
本申请实施例涉及半导体制造技术领域，尤其涉及半导体封装方法、半导体组件以及包含该半导体组件的电子设备。


背景技术：

[0002]
半导体封装和系统在设计方面一直追求密、小、轻、薄，同时在功能方面力求实现高集成度和多功能性。目前为满足上述技术要求而提出多种封装技术，如扇出(fan-out)型晶圆级封装、小芯片封装(chiplet)、异构集成(heterogeneous integration)、2.5维(2.5d)/三维(3d)封装。这些封装技术拥有各自不同的优势和特性，但均存在一些技术挑战。以现有的扇出型封装为例，其面临诸多技术问题，例如翘曲(warpage)、芯片漂移(die shift)、表面平整度(toporgraphy)、芯片与塑封体之间的非共面性(chip-to-mold non-planarity)、封装可靠性(reliability)等。尽管业内持续努力通过改进设备、材料、工艺环节来改善这些技术问题。但对于一些技术问题，尤其是对于翘曲、芯片漂移和不同芯片之间的表面共面性问题仍没有经济且有效的解决方案。
[0003]
另外，在各种高端半导体封装和系统制造过程中，也存在一些共性技术，经常会涉及到对半导体器件进行高精度放置和固定。这一工艺步骤通常由高精度装片(pick and place或die bonder)设备进行，但是其贴装速度有限，使得生产速度十分缓慢，而且设备成本昂贵，成为技术发展和普及的一大瓶颈。
[0004]
本发明旨在解决上述若干核心技术问题。


技术实现要素：

[0005]
本申请旨在提出一种全新突破性半导体封装方法、半导体组件以及包含该半导体组件的电子设备，以至少能够解决现有技术中存在的上述和其它技术问题。
[0006]
本申请的一方面提供一种半导体封装方法，包括：
[0007]
提供半导体器件和载板，其中所述半导体器件的有源表面上除连接端子外还形成有多个第一对准焊接部，且所述载板上形成有与所述多个第一对准焊接部分别对应的多个第二对准焊接部；
[0008]
将所述半导体器件放置在所述载板上，使得所述多个第一对准焊接部与所述多个第二对准焊接部基本对准；
[0009]
通过对所述多个第一对准焊接部和所述多个第二对准焊接部进行焊接来形成多个对准焊点，使得所述半导体器件精确对准并固定至所述载板；
[0010]
通过在所述载板的所述半导体器件所在侧进行塑封来形成包覆所述半导体器件的塑封体；
[0011]
在移除所述载板后，使所述连接端子从所述塑封体暴露；以及
[0012]
在所述塑封体暴露所述连接端子的表面上依次形成互连层和外部端子，使得所述连接端子通过所述互连层连接至所述外部端子。
[0013]
本申请的另一方面提供一种半导体组件，所述半导体组件是通过上述半导体封装方法进行封装的。
[0014]
本申请的又一方面提供一种电子设备，其包含上述半导体组件。
[0015]
应当理解，上述说明仅是对本申请的概述，以便能够更清楚地了解本申请的技术方案，从而可依照说明书的内容予以实施。为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下详细说明本申请的具体实施方式。
附图说明
[0016]
图1示出在根据现有技术的先上芯片(chip-first)扇出型封装过程中因放置定位不准或塑封模流(mold flow)推挤造成的芯片漂移和芯片旋转现象的示意图。
[0017]
图2示出发生如图1所示的芯片漂移和旋转后形成的凸点下金属(ubm)和重布线层(rdl)迹线位置失配(或未对准)的状态示意图。
[0018]
图3示出根据本申请实施方式的封装方法的流程图。
[0019]
图4a至图4g示出用于示意性说明根据本申请的一示例性实施例的封装方法的截面图。
[0020]
图5a至图5g示出用于示意性说明根据本申请的另一示例性实施例的封装方法的截面图。
具体实施方式
[0021]
本申请在以下说明中包含参考附图的至少一个实施例，其中在这些附图中，相似数字表示相同或类似组成部分。虽然以下说明主要基于具体实施例，但是本领域普通技术人员应理解，以下说明旨在涵盖可包括在如由所附权利要求及其等同内容所定义且如由以下说明及附图支持的本申请发明构思及范围内的替代、变型、及等同的技术手段或方案。在以下说明中，为了提供对本申请的充分理解而给出一些具体细节，诸如具体配置、组成、及工艺等。在其他情况中，为了避免对本申请的非必要的混淆，未说明熟知的工艺及制造技术的具体细节。此外，附图中所示的各种实施例是示意性图示且不一定是按比例图示的。
[0022]
半导体组件(也可称为半导体封装体)是现代电子设备或产品的核心部件。半导体组件可从器件数量和密度方面大致分为：分立式半导体组件，亦即单芯片组件，例如，单颗的数字逻辑处理器、二极管、三极管；多芯片组件，例如影像传感器(cis)与影像处理器(asic)的模组、中央处理器(cpu)与动态存储器(dram)的堆叠；和系统级组件，例如手机中的射频前端模块(fem)、手机和智能手表中的显示屏模组。通常，系统级封装体所包含的器件较广较多，除了半导体器件外，还有被动元器件(电阻、电容、电感)和其他器件甚至组件。
[0023]
本文中的半导体组件可包含有源和无源器件，包括但不限于双极型晶体管、场效应晶体管、集成电路等有源器件和片式电阻、电容、电感、集成被动元器件(ipd)、微机电系统(mems)等无源器件。在各种有源和无源器件之间建立实现各种电气连接关系，以形成使半导体组件能够执行高速计算和其他有用功能的电路。
[0024]
目前，半导体制造通常包含两个复杂的制造工艺，即前道晶圆制造和后道封装制造，每个工艺都可能涉及数百个步骤。前道晶圆制造涉及在晶圆的表面上形成多个芯片(die)。每个芯片通常是相同的，并且内部包含通过电连接有源和/或无源单元形成的电路。
后道封装制造涉及从完成的晶圆中分离出单个芯片，并封装成半导体组件以提供电气连接、结构支持、散热和环境隔离，同时为后续组装电子产品提供方便。
[0025]
半导体制造的一个重要目标是生产更小的半导体器件、封装和组件。越小的产品，通常集成度越高、消耗功率越少、具有越高的性能且具有越小的面积/体积，这对于最终产品的市场表现十分重要。一方面可以通过改进前道晶圆工艺来制作更小的集成电路，从而缩小芯片、增加密度和提高性能。另一方面后道封装工艺可以通过改进封装设计、工艺和封装材料来使半导体组件进一步减小尺寸、增加密度和提高性能。
[0026]
目前在后道封装工艺中，一种较为新颖高效的封装方式是扇出型封装。扇出型封装是用模塑化合物包覆来自经切割的晶圆的单个或多个合格芯片(die)并经重布线层(rdl)将互连迹线从芯片的互连焊盘引出至外部的焊球以实现更高的i/o密度和灵活的集成度的封装技术。扇出型封装主要可分为先上芯片(chip-first)型封装和后上芯片(chip-last)型封装。chip-first型封装又可分为有源表面朝下(face-down)型和有源表面朝上(face-up)型。
[0027]
chip-first/face-down型封装主流工艺可包括如下主要步骤：从经切割的晶圆拾取芯片并放置在贴有胶膜的载板上以使其有源表面朝向胶膜；用模塑化合物对安装有芯片的一侧进行塑封；移除载板(和胶膜一起)以暴露芯片的有源表面；在芯片的有源表面上形成互连层(包括rdl层和凸点下金属(ubm))；在互连层上形成焊球，其中芯片的互连焊盘或互连凸点通过互连层与焊球实现电连接；以及进行切割以形成独立的半导体组件。
[0028]
chip-first/face-up型封装工艺与chip-first/face-down型封装工艺可大致相同，主要区别在于：将芯片拾取并放置在贴有胶膜的载板上时，使其有源表面背对胶膜；在塑封后减薄芯片有源表面一侧的模塑化合物以暴露芯片有源表面的互连凸点；以及可在形成互连层和焊球之后移除载板。
[0029]
在扇出型封装目前面临的技术问题中，芯片的高精度放置及位置固定依然缺乏高效经济的方法。往往是芯片放置精度越高，设备成本就越高，生产效率就越低，而且芯片装片设备的精度难以突破0.5微米极限。另外，芯片放置在胶膜上后，由胶膜粘接固定位置，但粘性胶膜具有可变形性，在塑封过程中塑封料的流动会对芯片形成推挤，导致芯片在胶膜上的位移和旋转。塑封工艺中使用的较高温度更加重了这一问题。芯片位移和旋转的另外一个来源是塑封体(芯片和载板由塑封料包覆成型的形态)内的内应力。具体到现有的chip-first/face-down型封装工艺中，塑封过程包括加热注塑、塑封料在高温保持中的部分固化和降温三阶段。通常随后还会有一个恒温加热塑封料完全固化步骤。芯片、塑封料、胶膜、载板等的热膨胀系数存在差异，因此塑封过程中各种材料的热膨胀系数的失配和塑封料的固化收缩导致塑封体的不均匀的内应力，进一步造成芯片漂移和/或旋转(如图1的右下方的芯片排布所示)以及塑封体的翘曲。芯片漂移和/或旋转进而造成后续形成的rdl迹线和ubm位置失配或未对准(如图2的右上方的发生芯片漂移和旋转后的状态所示)，从而可能导致成品率大幅下降。塑封体的翘曲则对后续封装工艺包括凸点下金属(ubm)和重布线(rdl)造成困难，严重时甚至无法继续制程。
[0030]
本申请旨在提出至少能够解决上述技术问题的一种全新的突破性的封装方法。
[0031]
根据本申请实施例的封装方法利用半导体器件与载板之间的对准焊点(joint)在焊锡熔融或部分熔融状态时的自对准能力来使半导体器件自动地精确对准载板上的目标
位置并在焊锡凝固后达到对半导体器件的位置固定，其中半导体器件的有源表面(即具有连接端子的正面，其中连接端子可以是互连焊盘，也可以是形成在其上的互连凸点)上和载板的一侧上分别预先形成有第一对准焊接部和相应的第二对准焊接部(例如，其中一者为对准焊接凸块，另一者为对准焊盘；或者两者均为对准焊接凸块)。该封装方法在将半导体器件放置在载板上的目标位置处以使第一对准焊接部和第二对准焊接部彼此接触后，使第一对准焊接部和第二对准焊接部中的一者(或两者)熔融以形成对准焊点，此时若半导体器件未精确对准至载板上的目标位置(即第一对准焊接部和第二对准焊接部未对中)，则熔融或部分熔融状态(液态或部分液态)的对准焊点基于最小表面能原理会自动地使半导体器件精确地引入至目标位置以达到表面能最小化，且对准焊点在固化后保持半导体器件牢固地固定在目标位置。第一对准焊接部和第二对准焊接部(在包括但不限于体积、几何形状、成分、位置、分布和数量等的方面)优化设计成能够实现最精确、有效、高效且可靠的自对准能力。由于采用焊接方式取代胶膜粘合方式来将半导体器件固定在载板上，不仅改善翘曲问题且通过牢固的焊接方式防止塑封过程中半导体器件可能的漂移和旋转问题，还能够鉴于对准焊点的自对准能力而在拾取并放置半导体器件时容许一定程度的放置偏差，从而可显著降低对半导体器件放置精度(尤其是对装片机(pick and place或die bonder))的要求，且可显著提高半导体器件拾取和放置操作的速度，进而提高工艺效率，降低工艺成本。
[0032]
如本文所使用的术语“半导体器件”可以指在芯片厂(fab)生产出来的芯片(也可以互换地称为裸片、晶粒、管芯、集成电路)，即是经过晶圆切割和测试后尚未封装的芯片，这种芯片上通常可以只有用于对外连接的互连焊盘(pad)。根据需要，半导体器件也可以是经预处理(至少部分地封装)的芯片，例如在互连焊盘上形成有互连凸点(bump)，或半导体器件也可以具有附加结构，例如堆叠的芯片和经过封装的芯片。
[0033]
如本文所使用的术语“有源表面”通常指半导体器件的具有电路功能的一侧表面，其上具有互连焊盘(或形成在互连焊盘上的互连凸点)，也可以互换地称为正面或功能面。半导体器件的有源表面与不具有电路功能的另一侧表面(可以互换地称为无源表面或背面)彼此相对。
[0034]
如本文所使用的术语“连接端子”通常指半导体器件的有源表面上的互连焊盘或互连凸点。
[0035]
如本文所使用的术语“对准焊接部”通常指可通过本领域已知的焊接方法焊接至对应的另一对准焊接部以用于对准的结构。
[0036]
图3示出根据本申请实施方式的封装方法的流程示意图。如图3所示，所述封装方法包括如下步骤：
[0037]
s310：提供至少一个半导体器件和载板，其中所述半导体器件的有源表面上除连接端子外还形成有多个第一对准焊接部，且所述载板上形成有与所述多个第一对准焊接部分别对应的多个第二对准焊接部。
[0038]
在一些实施例中，所述半导体器件为多个。作为示例，所述多个半导体器件在功能、尺寸或形状上可以至少部分地彼此不同，也可以彼此相同。应当理解，可根据具体工艺条件或实际需求(例如，所述载板和所述半导体器件的尺寸形状、所述半导体器件的放置间距或封装尺寸形状、制作工艺规范、半导体组件的功能设计等)适当地选择所述半导体器件的类型和具体数量，且本申请对此不作特别限定。
[0039]
在一些实施例中，所述载板是玻璃载板、陶瓷载板、金属载板、有机高分子材料载板或硅晶圆或上述两种甚至多种载板的组合。
[0040]
在一些实施例中，所述第一对准焊接部和所述第二对准焊接部中的任一者为对准焊接凸点，且另一者为与所述对准焊接凸点对应的对准焊盘。在另一些实施例中，所述第一对准焊接部和所述第二对准焊接部均为对准焊接凸点且二者熔点可以相同，也可以不同。作为示例，所述对准焊接凸点可采用本领域已知的凸点制作工艺(例如，电镀法、植球法、模板印刷法、蒸发/溅射法等)预先制作在半导体器件(例如，晶圆)或载板上。作为示例，所述对准焊盘可采用沉积(例如金属层)-光刻-蚀刻工艺预先制作在半导体器件或载板上。应当理解，所述第一对准焊接部和所述第二对准焊接部只要能够彼此焊接以用于对准目的，也可以采用任何其他焊接结构或形态。
[0041]
在一些实施例中，所述第一对准焊接部在体积、尺寸、几何形状、成分、分布、位置和数量等方面与所述第二对准焊接部彼此对应，使得能够通过焊接彼此来使所述半导体器件在所述载板上精确地对准至相应的目标位置。
[0042]
应当理解，可根据具体工艺条件或实际需求(例如，所述载板和所述半导体器件的尺寸形状、所述半导体器件的放置间距或封装尺寸形状等)适当地选择所述第一对准焊接部和/或所述第二对准焊接部的具体体积、尺寸、几何形状、成分、分布、位置和数量，且本申请对此不作特别限定。例如，对于所有半导体器件，不管功能、尺寸或形状彼此是否相同，所述第一对准焊接部均可形成为基本相同的体积、尺寸、几何形状或成分，且载板上的所述第二对准焊接部均可形成为基本相同的体积、尺寸、几何形状或成分，以便降低后续工艺复杂度并提高封装效率。又例如，对于功能、尺寸或形状不同的半导体器件，所述第一对准焊接部和所述第二对准焊接部可形成为不同的体积、尺寸、几何形状或成分，以便可在后续焊接后形成不同的焊点高度，以实现特定功能或满足特定要求。在一些实施例中，对于多个半导体器件，所述第一对准焊接部和/或所述第二对准焊接部设置成使得在后续形成对准焊点后所述多个半导体器件的有源表面能够位于平行于所述载板的同一平面内。在一些实施例中，对于多个半导体器件，所述第一对准焊接部和/或所述第二对准焊接部设置成使得在后续形成对准焊点后所述多个半导体器件的无源表面能够位于平行于所述载板的同一平面内。又例如，每个所述半导体器件上可形成有至少三个基本规则地分布的所述第一对准焊接部，以便使得半导体器件的有源表面能够通过所述第一对准焊接部和所述第二对准焊接部的焊接牢固稳定地保持在基本平行于载板的平面内。又例如，在每个所述半导体器件上，可将所述第一对准焊接部分布形成在充分远离所述连接端子的边缘上，以便不影响后续工艺和产品应用。
[0043]
在一些实施例中，所述连接端子是互连凸点，如图4a所示。作为示例，所述互连凸点可采用本领域已知的凸点制作工艺(例如，电镀法、植球法、模板印刷法、蒸发/溅射法等)预先制作在半导体器件上的互连焊盘上。例如，所述互连凸点可以是导电柱的形态。作为具体实施例，在垂直于所述半导体器件的有源表面(或载板)的方向上，所述互连凸点的高度充分小于所述第一对准焊接部和所述第二对准焊接部的高度之和，使得在所述第一对准焊接部和所述第二对准焊接部的后续焊接后形成的对准焊点的高度大于所述互连凸点的高度，以免影响所述第一对准焊接部和所述第二对准焊接部的后续焊接，或以免所述互连凸点在所述第一对准焊接部和所述第二对准焊接部的后续焊接时被按压抵靠在载板上而受
损。
[0044]
在替代性实施例中，所述连接端子是互连焊盘自身，如图5a所示。
[0045]
s320：将所述至少一个半导体器件放置在所述载板上，使得所述多个第一对准焊接部与所述多个第二对准焊接部基本对准。
[0046]
在一些实施例中，所述“基本对准”包括所述第一对准焊接部与所述第二对准焊接部分别彼此接触，但未在垂直于所述无源表面的方向上精确对中。本文中的“对中”通常表示所述第一对准焊接部与所述第二对准焊接部的中心在垂直于所述无源表面的方向上对齐。需要说明的是，所述第一对准焊接部与所述第二对准焊接部的“基本对准”表示至少存在所述第一对准焊接部与所述第二对准焊接部之间的接触以致于能够如下文所述借助于焊接过程中处于熔融或部分熔融状态的对准焊点的最小表面能原理进行自对准的程度，因此“基本对准”包括未精确对中但至少有物理接触的状态，但也可以不排除精确对中的状态。
[0047]
应当理解，在步骤s320中将半导体器件放置在载板上时，半导体器件的有源表面面向载板(即，形成有第一对准焊接部的表面)，半导体器件的无源表面背向载板。
[0048]
s330：通过对所述多个第一对准焊接部和所述多个第二对准焊接部进行焊接来形成多个对准焊点，使得所述至少一个半导体器件精确对准并固定至所述载板。
[0049]
需要说明的是，“精确对准”表示所述半导体器件在所述载板上的实际位置与目标位置之间的偏差在本领域的容差范围内的状态。应当理解，所述精确对准是利用焊接第一对准焊接部和第二对准焊接部而成的焊点在焊接过程中的熔融或部分熔融状态下呈现的最小表面能原理来实现的。具体地，当第一对准焊接部和第二对准焊接部彼此接触但未在垂直于半导体器件的有源表面或载板的方向上精确对中时，在焊接过程中，所述第一对准焊接部和所述第二对准焊接部中作为对准焊接凸点的一方熔融或部分熔融并浸润作为对准焊盘或另一对准焊接凸点的另一方，或所述第一对准焊接部和所述第二对准焊接部均作为对准焊接凸点熔融或部分熔融，由此形成处于熔融或部分熔融状态的对准焊点，此时基于最小表面能原理，处于熔融或部分熔融状态的对准焊点会趋于变形移动以使所述第一对准焊接部和所述第二对准焊接部接近对中状态，从而带动相对于载板较轻的半导体器件以精确对准至载板上的目标位置。
[0050]
应当理解，在焊接所述第一对准焊接部与所述第二对准焊接部之后，由于由此形成的对准焊点本身的高度(在垂直于所述半导体器件的有源表面或所述载板的方向上)，所述半导体器件的有源表面和所述载板相隔开以在它们之间形成一定的空间。
[0051]
在一些实施例中，所述对准焊接凸点由焊锡制成，且所述焊接可采用本领域已知的各种熔融焊锡的焊接方式，包括但不限于回流焊、激光焊、高频焊接、红外焊接等。
[0052]
在一些实施例中，在s330后，还包括s331：将所述半导体器件与所述载板作为整体进行翻转，使得所述载板在所述至少一个半导体器件的上方，并再次使所述对准焊点熔融或部分熔融后进行降温以使所述对准焊点凝固。应当理解，此时再次熔融或部分熔融的所述对准焊点因所述半导体器件的重量而适度拉长，由此可进一步改善自对准精度。需要说明的是，由于对准焊点在熔融状态或部分熔融状态下的表面能，半导体器件将不会因自身重量而从载板脱落。作为替代性实施例，在s310中，在所述多个第一对准焊接部和/或第二对准焊接部上预先涂有粘性助焊剂，且s330包括s330’：在进行所述焊接之前，将所述半导
体器件与所述载板作为整体进行翻转，以使得所述载板在所述至少一个半导体器件的上方。应当理解，此时在翻转后，焊接过程中熔融或部分熔融的所述对准焊点因所述半导体器件的重量而适度拉长，由此可进一步改善自对准精度。需要说明的是，由于粘性助焊剂将半导体器件与载板粘连，半导体器件在翻转后将不会因自身重量而从载板脱落。应当理解，在下文所述的s340之前，还需要将所述半导体器件与所述载板作为整体再次进行翻转。
[0053]
在一些实施例中，当所述半导体器件为多个时，s330包括s330”：在所述半导体器件与所述载板形成精确对准且所述对准焊点仍处于熔融或部分熔融状态时，利用压平板对所述多个半导体器件的无源表面进行压平处理，使得所述多个半导体器件的所述无源表面基本位于与所述载板平行的同一平面内。作为示例，s330”包括：在所述多个半导体器件的无源表面上方放置所述压平板；朝向所述载板按压所述压平板，使得所述多个半导体器件的所述无源表面基本位于与所述载板平行的同一平面内；在保持按压的同时，进行降温以使所述对准焊点基本凝固；以及移除所述压平板。作为替代性实施例，当所述半导体器件为多个时，在s330之后还包括s332：再次使所述对准焊点熔融或部分熔融后，利用压平板对所述多个半导体器件的无源表面进行压平处理，使得所述多个半导体器件的所述无源表面基本位于与所述载板平行的同一平面内。作为示例，所述s332包括：再次使所述对准焊点熔融或部分熔融；在所述多个半导体器件的无源表面上方放置所述压平板；朝向所述载板按压所述压平板，使得所述多个半导体器件的所述无源表面基本位于与所述载板平行的同一平面内；在保持按压的同时，进行降温以使所述对准焊点基本凝固；以及移除所述压平板。可以理解，由于保持按压直至对准焊点基本凝固后才移除压平板，因此能够防止熔融态焊点的表面能重新使半导体器件恢复压平前的原始高度。
[0054]
由此，能够使得所有半导体器件的无源表面均精确齐平且处于同一高度上。应当理解，需要在压平板上施加适当压力，使得处于熔融或部分熔融状态的对准焊点适当变形且由此导致的压平板的垂直(相对于半导体器件的有源表面或载板)位移适当，以防止半导体器件受损。作为示例，在所述载板的第二对准焊接部周边预先形成有焊锡阱(solder trap)，由此能够在按压过程中防止多余熔融焊锡的不受控制的随意流动。
[0055]
在一些实施例中，将上述利用压平板的压平处理与上述翻转后的焊接处理或再次熔融处理结合。作为示例，在s330中执行s330’后执行s330”，或在执行包括s330’的s330后执行s332，或在执行包括s330”的s330后执行s331，或在执行s331时执行s332。
[0056]
s340：通过在所述载板的所述半导体器件所在侧进行塑封来形成包覆所述半导体器件的塑封体。
[0057]
应当理解，通过所述塑封，不仅所述半导体器件的无源表面(即有源表面的相对面)和侧面被包覆，所述半导体器件的有源表面与所述载板之间的空间也被填充以包覆。
[0058]
在一些实施例中，采用树脂类材料(例如，环氧树脂)的模塑化合物进行塑封。
[0059]
在一些实施例中，采用注塑、压注、印刷等模塑工艺进行塑封，且可选地结合采用底部填充(underfill)工艺。
[0060]
s350：在移除所述载板后，使所述连接端子从所述塑封体暴露。
[0061]
在一些实施例中，通过剥离、蚀刻、烧蚀、研磨等本领域已知工艺移除所述载板。作为示例，在采用剥离工艺时，可对所述载板与所述半导体器件之间的焊接(即对所述对准焊点)进行解焊，以便于从所述塑封体剥离所述载板。
[0062]
在一些实施例中，在移除所述载板时或在移除所述载板后，还移除部分或全部对准焊点。作为示例，可通过解焊、蚀刻、烧蚀或研磨等本领域已知工艺移除部分或全部对准焊点。在一些实施例中，保留部分或全部对准焊点作为最终半导体组件(即封装成品)的一部分，用于电连接(例如电源和接地)、散热、机械结构等。
[0063]
在一些实施例中，当所述连接端子为互连凸点时，在移除所述载板后通过减薄(例如研磨、蚀刻或烧蚀等)所述塑封体来使所述互连凸点暴露。
[0064]
在一些实施例中，当所述连接端子为互连焊盘时，在移除所述载板后通过在所述塑封体上形成开口来使所述互连焊盘暴露。作为示例，可采用激光烧蚀(例如，激光钻孔)形成所述开口。作为示例，可通过机械钻孔形成所述开口。作为示例，在形成开口前，可以对塑封体进行减薄以满足产品设计要求和/或方便开口。
[0065]
s360：在所述塑封体暴露所述连接端子的表面上依次形成互连层和外部端子，使得所述连接端子通过所述互连层连接至所述外部端子。
[0066]
在一些实施例中，所述互连层按远离所述连接端子的方向依次包括重布线层(rdl)和凸点下金属(ubm)，从而实现所述连接端子与所述外部端子的导电连接。应当理解，所述互连层还包含用于实现各导电路径之间电绝缘的绝缘层，而绝缘层的具体数量和材料可根据具体工艺条件或需要适当地选择，本申请对此不作特别限定。
[0067]
在一些实施例中，所述外部端子是焊球。
[0068]
在一些实施例中，所述外部端子是焊盘。
[0069]
在一些实施例中，所述封装方法还包括：对所述塑封体的、所述半导体器件的无源表面所在侧进行减薄(例如研磨、蚀刻或烧蚀等)。作为示例，可以减薄至所述半导体器件的无源表面，或者所减薄的部分包含所述半导体器件的无源表面一侧的一部分。由此，能够进一步减小最终的半导体组件的厚度。
[0070]
在一些实施例中，还将无源器件与所述半导体器件一起以与上述实施例基本相同的方式封装。
[0071]
在一些实施例中，所述封装方法在s360之后还包括：进行切割。
[0072]
应当理解，可根据半导体组件的封装规格(包括但不限于晶圆级封装、芯片级封装、系统级封装)执行切割工艺以制作独立的半导体组件，或不执行切割工艺。
[0073]
以下，将结合示例性实施例对根据本申请的封装方法进行更详细的说明。
[0074]
图4a至图4g示出用于示意性说明根据本申请的一示例性实施例的封装方法的截面图。
[0075]
如图4a所示，提供多个半导体器件和载板420。在多个半导体器件当中，至少两个半导体器件410、410’不相同，例如尺寸和/或功能不同。在各半导体器件410、410’上的有源表面411上，除边缘以外的区域中分布形成有与互连焊盘(未图示)分别导电连接的多个互连凸点414，且在边缘处与互连凸点414相隔开形成有多个对准焊接凸点412。例如，半导体器件410、410’的有源表面411通常为矩形，可在矩形的四个角附近分别形成有彼此基本相同的对准焊接凸点412。对准焊接凸点412沿垂直于有源表面411的方向的高度大于互连凸点414。载板420的一表面上按与各半导体器件410、410’上的对准焊接凸点412相同的排布(或相对位置关系)形成有对应的多个对准焊盘422。可选地，除了半导体器件之外，还可以类似的结构提供无源器件。例如，如图4所示的附图标记410’可被替代为无源器件。
[0076]
如图4b所示，将半导体器件410、410’放置在载板420上，使得对准焊接凸点412与对应的对准焊盘422相接触。此时，对准焊接凸点412与对准焊盘422未对中(即，对准焊接凸点412的垂直中心线l1和对准焊盘422的垂直中心线l2不重合)。
[0077]
如图4c所示，将对准焊接凸点412和对准焊盘422(例如，通过回流焊)进行焊接以形成对准焊点413。在焊接过程中，处于熔融态的对准焊接凸点412会浸润对准焊盘，并基于自身的最小表面能原理而与对准焊盘422进行自对准(即，对准焊接凸点412的垂直中心线l1和对准焊盘422的垂直中心线l2重合)，使得带动半导体器件410、410’实现在载板420上的精确对准。在完成焊接后，半导体器件410、410’的有源表面411(以及互连凸点414)与载板420相隔开以形成空间。
[0078]
如图4d所示，在载板420的焊接有半导体器件410、410’的一侧进行塑封。塑封体430包覆半导体器件410、410’的所有表面，包括有源表面411(以及互连凸点414)、无源表面以及侧面。有源表面411的下方空间可采用底填(underfill)工艺。
[0079]
如图4e所示，从塑封体430移除载板420并进行整体翻转。在移除载板420时，对准焊点413的至少一部分(包括对准焊盘422)也可同时被移除。在整体翻转后，对塑封体430的有源表面411(或互连凸点414)所在侧进行减薄，直到暴露互连凸点414。可以理解，通过减薄可进一步移除剩余的对准焊点413的至少一部分。
[0080]
如图4f所示，在塑封体430暴露有互连凸点414的表面上依次形成重布线层(rdl)迹线442、ubm 444、焊球450，以形成互连凸点414到相应焊球450的导电路径。在此过程中，尤其是在形成rdl迹线442和/或ubm 444时，还形成介电层446以实现导电路径之间的电绝缘。
[0081]
如图4g所示，对塑封体430的另一表面(即半导体器件410、410’的无源表面所在侧)进行减薄，以去除半导体器件410、410’的无源表面一侧的一部分。
[0082]
应当理解，在上述封装方法的各步骤之前、期间或之后，可根据实际封装需要进一步进行其它处理(例如，异构集成封装所需的附加处理)。
[0083]
最后，尽管未图示，可根据半导体组件的封装规格进行切割(singulation)，以完成制作独立的半导体组件。
[0084]
图5a至图5g示出用于示意性说明根据本申请的另一示例性实施例的封装方法的截面图。需要说明的是，下文中与根据图4a至图4g的前述示例性实施例相同或相似的部分将不再赘述。
[0085]
如图5a所示，提供多个半导体器件和载板520。在各半导体器件510、510’上的有源表面511上，除边缘以外的区域中分布有多个互连焊盘514，且在边缘处与互连焊盘514相隔开形成有多个对准焊接凸点512。载板520的一表面上形成有对应的多个对准焊盘522。
[0086]
如图5b所示，将半导体器件510、510’放置在载板520上，使得对准焊接凸点512与对应的对准焊盘522相接触。此时，对准焊接凸点512与对准焊盘522未对中。
[0087]
如图5c所示，将对准焊接凸点512和焊盘520进行焊接以形成对准焊点513，从而基于最小表面能原理实现半导体器件510、510’在载板520上的精确对准。
[0088]
如图5d所示，在焊点516尚处于熔融状态时，在半导体器件510、510’的无源表面(即，有源表面511的相对面)上放置压平板p后，按压(即朝向载板520)压平板p以进行压平处理，使得多个半导体器件510、510’的无源表面处于与载板520平行的同一平面内。随后，
在保持按压的同时进行降温以使对准焊点513凝固，然后移除压平板p。
[0089]
如图5e所示，在载板520的放置有半导体器件510、510’的一侧进行塑封。塑封体530包覆半导体器件510、510’的所有表面。
[0090]
如图5f所示，从塑封体530移除载板520并进行整体翻转。随后，对塑封体530的有源表面511(或互连焊盘514)所在侧进行钻孔(例如，激光钻孔)，以暴露互连焊盘514。在钻孔之前，可根据需要进行减薄。
[0091]
如图5g所示，在塑封体530暴露有互连焊盘514的表面上依次形成重布线层(rdl)迹线542、ubm 544、焊球550，以形成互连焊盘514到相应焊球550的导电路径。在此过程中，尤其是在形成rdl迹线542和/或ubm 544时，还形成介电层546以实现导电路径之间的电绝缘。
[0092]
最后，尽管未图示，可根据半导体组件的功能设计规格进行切割，以完成制作独立的半导体组件。
[0093]
显然，本领域的技术人员可以对本申请的实施例进行各种变更和变型而不脱离本申请的构思和范围。这样，倘若本申请的这些变更和变型属于本申请权利要求及其等同技术方案的范围之内，则本申请的记载内容也意图包含这些变更和变型在内。