一种抗边缘漏电SOIMOS结构及其形成方法与流程

一种抗边缘漏电soi mos结构及其形成方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种抗边缘漏电soi mos结构及其形成方法。


背景技术：

2.soi(silicon on insulator，绝缘体上硅)，为一种特殊结构的硅材料，soi技术包含非常丰富的内容，如材料、器件和集成电路制造技术等。对于soi cmos技术来说，由于器件之间采用全介质隔离，与体硅技术相比，具有无寄生闩锁、高速、低功耗、耐高温和抗辐照等优点。
3.然而，soi mosfet器件自身的漏电一直都是业界亟待解决的问题。目前常用的隔离工艺技术包括结隔离、locos(local oxidation of silicon，硅局部氧化隔离)技术以及sti(shallow trench isolation，浅沟道隔离)技术。而locos和sti技术虽然具有很好的隔离效果，但同时也引入了寄生晶体管效应，如果工艺处理不当或者处于电离辐射环境中，就会导致寄生晶体管开启，严重影响mos器件的电学特性。


技术实现要素：

4.本申请实施例通过提供一种抗边缘漏电soi mos结构及其形成方法，能够有效地抑制寄生晶体管的开启。
5.第一方面，本说明书实施例提供了一种抗边缘漏电soi mos结构，包括：
6.soi衬底，位于所述soi衬底上方的埋氧层，位于所述埋氧层上方的有源区、场注入区、体接触区、栅介质层以及栅区；
7.其中，所述有源区包括源区、漏区以及沟道区，所述体接触区设置于所述源区长度方向的两端，且与所述源区以及所述栅区下方的阱区均部分重叠；
8.所述体接触区内设置有重掺杂区，所述重掺杂区的掺杂浓度超过所述阱区的掺杂浓度，所述重掺杂区包含体接触有源区与场注入区之间的部分交界区域，且所述重掺杂区的边缘与所述栅区之间间隔预设距离。
9.可选地，所述预设距离大于或等于制备工艺能够达到的最小间距。
10.可选地，所述重掺杂区的掺杂浓度大于10
17
/cm3。
11.第二方面，本说明书实施例提供了一种抗边缘漏电soi mos结构的形成方法，应用于形成bts型soi mosfet器件，所述方法包括：
12.在soi晶圆顶层硅上通过隔离工艺和场注入工艺，形成有源区；
13.在所述有源区进行阱注入，形成阱区；
14.在所述阱区表面依次形成栅介质层以及呈长条形的栅区；
15.在所述有源区内形成源区、漏区以及体接触区，其中，所述体接触区设置于所述源区长度方向的两端，且与所述源区以及所述栅区下方的阱区均部分重叠；
16.在所述体接触区形成注入窗口，并在所述注入窗口内进行杂质离子注入，使得体
接触有源区局部边缘场氧与埋氧层之间夹角区域的掺杂浓度超过所述阱区的掺杂浓度，其中，所述注入窗口的边缘与所述栅区之间间隔预设距离，所述注入窗口露出体接触有源区与场注入区之间的部分交界区域，所述杂质离子与所述阱区的注入离子相同。
17.可选地，所述预设距离大于或等于制备工艺能够达到的最小间距。
18.可选地，所述掺杂浓度大于10
17
/cm3。
19.可选地，所述在所述体接触区形成注入窗口，包括：覆盖一个预设掩膜版，通过光刻工艺在所述体接触区内形成所述注入窗口。
20.可选地，所述场注入工艺在所述soi晶圆顶层硅上完成所述隔离工艺之前进行或在完成所述隔离工艺之后进行。所述在所述体接触区形成注入窗口，并在所述注入窗口内进行杂质离子注入的步骤，在所述soi晶圆顶层硅上完成所述隔离工艺之前进行，或者，在完成所述隔离工艺之后且在形成源区、漏区以及体接触区之前进行，或者，在形成源区、漏区以及体接触区之后进行。
21.可选地，所述在所述注入窗口内进行杂质离子注入，包括：采用硼离子在所述注入窗口内进行离子注入，注入能量为50kev～100kev，注入剂量为10
13
～10
15
/cm2。
22.可选地，所述注入窗口内离子注入的深度达到所述埋氧层的上表面。
23.本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
24.本说明书实施例提供一种抗边缘漏电soi mos结构，通过在体接触区内设置重掺杂区，该重掺杂区的掺杂浓度超过阱区的掺杂浓度，包含体接触有源区与场注入区之间的部分交界区域，且重掺杂区的边缘与所述栅区之间间隔预设距离，使得体接触有源区局部边缘场氧与埋氧层之间夹角区域的掺杂浓度超过阱区的掺杂浓度，且注入窗口的边缘与栅区宽度方向的侧面之间间隔预设距离，注入窗口露出体接触有源区与场注入区之间的部分交界区域，所注入的杂质离子与阱区的注入离子相同。通过上述二次离子注入后形成的bts型soi mosfet器件，有源区局部边缘热氧与埋氧层夹角区域的杂质浓度得到显著提高，使得原本器件源漏之间极易反型导通的下边缘漏电通道变得极难反型，从而截断了下边缘漏电路径，且几乎不影响mos器件主体区域的浓度，保证了器件和电路电学参数良好的一致性，即在不影响器件正常电学特性，对mos器件整体制造工艺流程影响很小的情况下，显著提高了mosfet边缘寄生晶体管的开启电压，有效抑制了器件关态漏电增大问题，有利于提高器件的可靠性和工程应用水平。
附图说明
25.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.图1为本说明书实施例提供的bts型体接触soi mos器件的示意图；
27.图2为图1中的体接触有源区边缘截面图；
28.图3为本说明书实施例提供的一种抗边缘漏电soi mos结构的形成方法的流程图；
29.图4为本说明书实施例提供的一种bts型体区二次注入soi nmos器件的示意图；
30.图5为图4中体接触区二次注入截断漏电路径的截面示意图。
具体实施方式
31.下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
32.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
33.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
34.在实际的器件制造工艺中，为了防止mosfet寄生沟道的生成，通常会对场区进行高浓度掺杂注入，使场氧附近沟道区不容易反型，阻止侧寄生晶体管的开启，缓解或避免寄生沟道对mosfet关态漏电的负面影响。而基于soi衬底材料的mosfet由于埋氧层(box层)的存在，通常需要设计额外的体接触区以解决浮体效应，典型的结构如bts型栅soi mosfet，以nmos为例，如图1所示，该结构的体接触p型掺杂(p+body)与源漏同时进行，不仅可以形成良好的体区欧姆接触，同时使体接触有源区边缘侧面掺杂浓度很高，大大超过p阱掺杂浓度，能够显著提高侧面寄生晶体管的开启电压。从理论上来讲，这种体接触结构再加上场注入应该能很好的解决侧面寄生晶体管开启导致主mos器件漏电增大的问题。
35.然而，发明人经过长期研究发现，这种bts型栅结构抑制侧面寄生晶体管漏电的效果与具体工艺有关。以locos工艺技术为例，热氧化时，将引起si—sio2界面杂质的再分布。以nmos为例，如图2所示，由于硼在sio2中的扩散系数大于si，所以在si—sio2界面有更多的杂质进入sio2中。也就是说，掺硼的si在表面通过热氧化而形成一层sio2以后，在表面附近处的硼浓度将会减小。发明人通过工艺仿真发现：虽然bts型nmos结构的体接触区进行了p+注入，但由于locos采用热氧化场氧(fox)，其正面及背面与si接触位置会有很长的横向扩展距离，p型杂质浓度沿着fox与si的界面会呈现明显的梯度分布，依然可以从表面的10
20
/cm3降低到背面fox与box接触底角位置的10
17
/cm3量级，这样的浓度较低的区域沿着体接触有源区边缘直接连接到器件的源漏n+掺杂区，如图1中带箭头的虚线所示，使场氧区的寄生晶体管开启电压降低。当该bts型mosfet处于电离辐射环境中时，寄生晶体管将会开启，使得mos器件关态漏电增大，严重影响了器件的电学特性和可靠性。
36.需要说明的是，本文中，“p+”是与“p
-”
相对而言的，“p+”是指p型掺杂浓度相对较高，“p
-”
是指p型掺杂浓度相对较低，例如，“p+”为p型掺杂浓度达到10
17
/cm3以上，“p
-”
为p型掺杂浓度在10
17
/cm3以下，具体根据实际应用场景的需要界定。本文中所述的体接触有源区是指体接触区内包含的那部分有源区。
37.在此基础上，本说明书实施例提供了一种抗边缘漏电soi mos结构的形成方法以及一种抗边缘漏电soi mos结构，能够显著提高基于locos工艺形成的bts型mosfet边缘寄
生晶体管的开启电压，从而抑制寄生晶体管的开启，提高器件的可靠性。
38.本说明书实施例提供了一种抗边缘漏电soi mos结构的形成方法，应用于形成bts型soi mosfet结构。如图3所示，该方法包括：
39.步骤s301，在soi晶圆顶层硅上通过隔离工艺和场注入工艺，形成有源区；其中，隔离工艺可以采用locos(local oxidation of silicon，硅局部氧化隔离)技术，或者是sti(shallow trench isolation，浅沟道隔离)技术。本说明书实施例主要以采用场氧隔离工艺为例进行说明，场氧隔离工艺多步热退火会导致纵向有源区边际离子浓度差异很大。
40.步骤s302，在有源区进行阱注入，形成阱区；
41.步骤s303，在阱区表面依次形成栅介质层以及呈长条形的栅区；
42.步骤s304，在有源区内形成源区、漏区以及体接触区，其中，体接触区设置于源区长度方向的两端，且与源区以及栅区下方的阱区均部分重叠；
43.步骤s305，在体接触区形成注入窗口，并在注入窗口内进行杂质离子注入，使得体接触有源区局部边缘场氧与埋氧层之间夹角区域的掺杂浓度超过阱区的掺杂浓度。
44.需要说明的是，在有些作为替换的实现中，步骤s301至步骤s305的完成顺序也可以以不同于附图3中示出的顺序进行，具体根据实际应用场景确定。
45.本实施例中，步骤s301中，场注入工艺在soi晶圆顶层硅上完成隔离工艺之前进行，或者，也可以在完成隔离工艺之后进行。另外，上述在体接触区形成注入窗口，并在注入窗口内进行杂质离子注入的步骤，可以在soi晶圆顶层硅上完成隔离工艺之前进行，或者，可以在完成隔离工艺之后且在形成源区、漏区以及体接触区之前进行，又或者，还可以在形成源区、漏区以及体接触区之后进行。可以理解的是，在soi mos结构的制备过程中，场注入区、阱区、栅区、源区、漏区以及体接触区在soi晶圆顶层硅上的坐标位置都是预先设计好的，因此，可以在形成体接触区之前，执行在在体接触区形成注入窗口，并在注入窗口内进行杂质离子注入的步骤。
46.具体来讲，离子注入是将杂质原子经过离化变成带电的杂质离子，并使其在电场中加速，获得一定能量后，直接轰击到半导体基片内，使之在体内形成一定的杂质分布，起到掺杂的作用。上述步骤s305中，注入窗口内注入的杂质离子与步骤s302中阱区的注入离子相同，注入能量对应的离子射程可以与硅膜厚度相当或稍小。
47.本实施例中，注入窗口的边缘与栅区宽度方向的侧壁之间间隔预设距离，这样能够避免从注入窗口注入的杂质离子扩散到栅区，影响器件的性能。在一种实施方式中，该预设距离可以大于或等于制备工艺能够达到的最小间距，即各工艺节点要求的最小间距λ，例如，预设距离可以设置为λ、2λ或3λ等。
48.此外，注入窗口需要露出体接触有源区与场注入区之间的部分交界区域，也就是体接触区中有源区的局部边缘与外围场注入区的交界区域。体接触有源区边缘的掺杂浓度沿着fox与si的界面会呈现明显的梯度分布，可以从表面的10
20
/cm3降低到背面fox与box接触底角位置的10
17
/cm3量级。因此，为了避免这个掺杂浓度较低的区域沿着体接触有源区边缘直接连接到器件的源漏掺杂区，使场氧区的寄生晶体管开启电压降低，本说明书实施例在这部分区域形成注入窗口，进行二次杂质离子注入，对该区域的掺杂浓度进行补偿。
49.在体接触有源区与场注入区之间的其中一部分交界区域，进行二次离子注入，形成重掺杂区，使得这部分区域的掺杂浓度增大，就能够有效地截断沿图1中箭头方向的下边
缘的漏电路径。具体实施过程中，部分交界区域的具体范围以及注入窗口的实际形状和尺寸可以根据实际应用场景的需要设置，此处不作限制。例如，可以在与栅区宽度方向的侧壁保持间隔预设距离的基础上，使得注入窗口露出剩余的体接触有源区以及这部分剩余体接触有源区外围的场注入区。又例如，可以在与栅区宽度方向的侧壁保持间隔预设距离的基础上，使得注入窗口露出剩余的体接触有源区以及这部分剩余体接触有源区外围场注入区的一半宽度。
50.可以理解的是，步骤s304中，在源区长度方向的两端会分别形成一个体接触区，相应地，在每个体接触区均会形成上述的注入窗口，进行离子注入，使得体接触有源区局部边缘场氧与埋氧层之间夹角区域掺杂浓度超过阱区的掺杂浓度，例如，可以大于10
17
/cm3，甚至达到10
19
/cm3以上。
51.下面以nmos为例，对上述步骤流程的具体实施过程进行说明。
52.首先，通过在soi晶圆顶层硅上进行场氧隔离和场注入工艺，形成有源区并实现对场区的高浓度掺杂注入，使场氧附近沟道区不容易反型，阻止侧面寄生晶体管的开启，缓解或避免寄生沟道对mosfet关态漏电的负面影响。
53.进一步地，在有源区进行p阱注入。p阱掺杂浓度可以在10
16
～10
18
/cm3水平，其具体不同深度掺杂水平依据器件击穿电压、正向导通压降等特性来设定。
54.进一步地，通过牺牲氧化及热氧化工艺形成栅介质层，然后淀积多晶硅，通过光刻、刻蚀等工艺形成长条形即bts结构的栅条。
55.进一步地，在有源区内通过高温离子注入及退火工艺，形成n+源区和漏区以及p+体接触区(p+body)。可以理解的是，n+源区和漏区以及p+体接触区的形成均为现有工艺流程，此处不做详述。
56.进一步地，形成n+源区和漏区以及p+体接触区以后，在器件表面多加一层预设掩膜版，预设掩膜版根据需要形成的注入窗口设计。通过光刻工艺在体接触区内形成上述注入窗口后，在注入窗口内进行p型杂质离子注入，即可以在体接触有源区边缘与场注入区的部分交界区域进行高能量高剂量p+注入，形成重掺杂区，如图4所示。重掺杂区的深度等于或略小于埋氧层上的硅膜厚度，例如，重掺杂区(图5中的2
nd p+区域)的深度可以达到埋氧层的上表面。需要说明的是，图5是按照图4中点划线剖开并延展后的截面示意图。
57.具体的，可以采用b(硼)离子进行离子注入，注入能量可以在50kev～100kev范围内，这样可以使得离子注入的深度达到埋氧层的上表面，注入剂量可以为10
13
～10
15
/cm2，这样可以保证在体区较深地方的掺杂浓度达到10
17
～10
19
/cm3。
58.本方案在形成源漏及体接触掺杂的步骤增加一层掩膜版，在与多晶硅栅保持一定距离的基础上，对bts型soi nmos的体接触有源区边缘局部进行二次更深的p+注入，直接提高了体接触有源区局部边缘fox与box夹角区域的杂质浓度，甚至可以使其掺杂浓度提升为10
19
/cm3以上，截断下边缘漏电路径，具体见图5所示。并且，该方法在原有工艺上只增加一层掩膜版和一次高浓度掺杂，几乎不影响mos器件主体区域的浓度，从而保证器件和电路电学参数良好的一致性。
59.需要说明的是，本说明书实施例提供的形成方法也适用于bts型soi pmos结构。如果换做pmos，只需要将涉及到的n/p类型互换即可。
60.综上所述，本说明书实施例提供的方案，通过对bts型soi mosfet体接触区中的有
源区局部边缘进行二次离子注入，可以使得场氧区的寄生晶体管的阈值开启电压足够大，即场氧区的杂质浓度足够高，从而有效地抑制寄生晶体管的开启，使得侧寄生晶体管效应大大减小，显著提高器件的可靠性。
61.本说明书实施例还提供了一种按照上述实施例提供的形成方法制备的抗边缘漏电bts型soi mos结构，可以是nmos结构，也可以是pmos结构。以nmos结构为例，如图4所示和图5所示，该soi mos结构包括：
62.soi衬底11，位于所述soi衬底11上方的埋氧层12，位于所述埋氧层12上方的有源区、场注入区20、体接触区、栅介质层210以及栅区21。
63.其中，有源区包括漏区22、源区23以及沟道区，体接触区设置于源区23长度方向的两端，且与源区23以及栅区21下方的阱区均部分重叠。
64.体接触区内设置有重掺杂区24，重掺杂区24的边缘与栅区21之间间隔预设距离，重掺杂区24包含体接触有源区与场注入区20之间的部分交界区域241，重掺杂区24的掺杂浓度超过阱区的掺杂浓度。重掺杂区24能够有效地补偿fox与si的界面掺杂浓度的梯度分布，避免掺杂浓度较低的区域沿着体接触有源区边缘直接连接到器件的源漏掺杂区，能够有效地截断下边缘漏电路径(图4和图5中的
“×”
表示截断)，达到抗边缘漏电的效果。
65.具体来讲，重掺杂区24即为上述步骤s305中在注入窗口进行杂质离子注入形成的。重掺杂区24的边缘与栅区21宽度方向的侧壁之间间隔预设距离，能够避免从注入窗口注入的杂质离子扩散到栅区，影响器件的性能。在一种实施方式中，该预设距离d可以大于或等于制备工艺能够达到的最小间距，即各工艺节点要求的最小间距λ，例如，预设距离可以设置为λ、2λ或3λ等。
66.重掺杂区24内的掺杂离子与阱区的掺杂离子相同，且重掺杂区24的掺杂浓度超过阱区的掺杂浓度。在一种实施方式中，阱区掺杂浓度为10
16
～10
18
/cm3，则重掺杂区的掺杂浓度大于10
17
/cm3，甚至可以进一步达到10
19
/cm3以上。
67.本实施例所提供的抗边缘漏电soi mos结构，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，结构实施例部分未提及之处，可参考前述方法实施例中相应内容。
68.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
69.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
70.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。