半导体结构及半导体结构的制造方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制造方法。


背景技术：

2.随着dram(dynamic random access memory)厚度的不断缩小，电容下电极之间的距离越来越短，由此导致dram中电容的漏电流问题尤为严重，影响器件性能。


技术实现要素：

3.本发明提供一种半导体结构及半导体结构的制造方法，以改善半导体结构的性能。
4.根据本发明的第一个方面，提供了一种半导体结构，包括：
5.衬底；
6.位于衬底上若干分立的下电极；
7.位于下电极之间的第一介质层和第二介质层；
8.其中，第二介质层位于第一介质层和下电极之间，且第二介质层的上部厚度小于第二介质层的底部厚度。
9.可选的，第一介质层的侧壁与衬底的表面垂直。
10.可选的，第二介质层的表面包括侧部表面、底部表面和斜部表面，侧部表面和第一介质层直接接触，底部表面和衬底直接接触，斜部表面和下电极直接接触。
11.可选的，斜部表面为弧面，弧面向第二介质层内部弯曲。
12.可选的，第二介质层的材质包括sicn、sibn、sisbn和sipn中的至少一种。
13.可选的，第二介质层的高度不高于第一介质层的高度。
14.可选的，第二介质层的高度高于第一介质层的高度。
15.可选的，衬底包括若干分立的接触垫，下电极与接触垫直接接触。
16.可选的，半导体结构还包括：
17.第一支撑层，位于下电极的中部并将下电极分隔开；
18.第二支撑层，位于下电极的上部并将下电极分隔开；
19.介质层，覆盖在下电极的表面；
20.上电极，覆盖在介质层的表面。
21.可选的，第二介质层呈具有底部开口的碗状。
22.根据本发明的第二个方面，提供了一种半导体结构的制造方法，包括：
23.提供衬底；
24.在衬底上形成叠层结构，叠层结构包括第一介质层；
25.在叠层结构中形成若干电容孔，电容孔穿过第一介质层并暴露衬底；
26.在电容孔的底部形成初始介质层；
27.去除部分初始介质层形成第二介质层，第二介质层暴露衬底；
28.其中，初始介质层上部的去除部分大于初始介质层下部的去除部分。
29.可选的，叠层结构还包括第一牺牲层，第一牺牲层形成于第一介质层上；
30.其中，第二介质层和第一牺牲层内掺杂有相同类型的离子。
31.可选的，离子包括c，b，p，sb中的至少一种。
32.可选的，第二介质层的高度不高于第一介质层的高度。
33.可选的，叠层结构还包括第一牺牲层，第一牺牲层形成于第一介质层上；
34.其中，第二介质层和第一牺牲层内掺杂有不同类型的离子，第二介质层的高度高于第一介质层的高度。
35.可选的，叠层结构还包括在第一牺牲层上方依次形成的第一支撑层、第二牺牲层和第二支撑层。
36.可选的，半导体结构的制造方法，还包括：
37.在电容孔中形成下电极，下电极的底部与衬底直接接触；
38.去除第一牺牲层和第二牺牲层；
39.在下电极的表面形成介质层；
40.在介质层的表面形成上电极。
41.本发明的半导体结构包括衬底、多个下电极、第一介质层和第二介质层。通过使得第二介质层的上部厚度小于第二介质层的底部厚度，即第二介质层的底部相对于第二介质层的上部较厚，因此可以避免下电极的底部出现漏电流的问题，从而改善半导体结构的性能。
附图说明
42.通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
43.图1是根据一示例性实施方式示出的一种半导体结构的结构示意图；
44.图2是根据一示例性实施方式示出的一种半导体结构的制造方法的流程示意图；
45.图3是根据一示例性实施方式示出的一种半导体结构的制造方法形成电容孔的结构图；
46.图4是根据一示例性实施方式示出的一种半导体结构的制造方法形成初始介质层的结构图；
47.图5是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二介质层的结构图；
48.图6是根据另一示例性实施方式示出的一种半导体结构的制造方法形成初始介质层的结构图；
49.图7是根据另一示例性实施方式示出的一种半导体结构的制造方法形成第二介质层的结构图；
50.图8是根据一示例性实施方式示出的一种半导体结构的制造方法形成下电极的结构图；
51.图9是根据一示例性实施方式示出的一种半导体结构的制造方法去除第一牺牲层和第二牺牲层的结构图；
52.图10是根据一示例性实施方式示出的一种半导体结构的制造方法形成介质层的结构图。
53.附图标记说明如下：
54.10、电容本体部；11、电容孔；12、衬底；13、叠层结构；131、第一介质层；132、第一牺牲层；133、第一支撑层；134、第二牺牲层；135、第二支撑层；20、第二介质层；21、侧部表面；22、底部表面；23、斜部表面；30、初始介质层；40、下电极；50、介质层；60、上电极；111、第一开口。
具体实施方式
55.体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
56.在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
57.本发明的一个实施例提供了一种半导体结构，请参考图1，半导体结构包括：衬底12；位于衬底12上若干分立的下电极40；位于下电极40之间的第一介质层131和第二介质层20；其中，第二介质层20位于第一介质层131和下电极40之间，且第二介质层20的上部厚度小于第二介质层20的底部厚度。
58.本发明一个实施例的半导体结构包括衬底12、多个下电极40、第一介质层131和第二介质层20。通过使得第二介质层20的上部厚度小于第二介质层20的底部厚度，即第二介质层20的底部相对于第二介质层20的上部较厚，因此可以避免下电极40的底部出现漏电流的问题，从而改善半导体结构的性能。
59.需要说明的是，针对第二介质层20的上部厚度小于第二介质层20的底部厚度，可以理解为，在半导体结构制造过程中，在电容孔的底部形成初始介质层30，去除部分的初始介质层30以使剩余的初始介质层30作为第二介质层20，其中，初始介质层30上部的去除部分大于初始介质层30底部的去除部分，从而使得第二介质层20的上部厚度小于第二介质层20的底部厚度。此处的厚度可以理解为第二介质层20沿衬底表面方向上的尺寸。
60.可选的，第一介质层131的侧壁与衬底12的表面垂直，即第一介质层131的侧壁与衬底12的表面之间形成了一个直角，而第二介质层20填充此直角，从而可以避免下电极在直角处发生电荷聚积的问题，以此避免下电极在拐角处产生漏电流的现象。
61.可选的，第二介质层20的表面包括侧部表面21、底部表面22和斜部表面23，侧部表面21和第一介质层131直接接触，底部表面22和衬底12直接接触，斜部表面23和下电极40直
接接触。
62.具体的，结合图1可以看出，第二介质层20环绕第一介质层131的侧壁设置，并且包覆下电极40的底部，但需要保证下电极40与衬底12直接接触。由于第二介质层20填充于第一介质层131与衬底12的拐角处，从而可以避免下电极40的底部出现电荷聚积的现象。
63.可选的，斜部表面23为弧面，弧面向第二介质层20内部弯曲，即斜部表面23不存在尖锐的拐角，可以使得下电极40的底部变得圆滑，因此不易形成电荷的聚积，从而可以使得电荷均匀分布在下电极40中，达到了减小漏电流的目的。
64.可选的，第二介质层20呈具有底部开口的碗状。具体的，下电极40为杯状且截面的底部呈u型，第二介质层20包覆下电极40的底部且底部表面22的中间位置处形成了一个开口，此开口可以保证下电极40的底部与衬底12直接接触。当衬底12中存在接触垫时，下电极40的底部可以通过开口与接触垫电连接。斜部表面23向第二介质层20内部弯曲，以此保证第二介质层20的上部厚度小于第二介质层20的底部厚度。
65.可选的，第二介质层20的材质包括sicn、sibn、sisbn和sipn中的至少一种。
66.具体的，第二介质层20可以由掺杂c，b，p，sb中的至少一种离子的sin形成。
67.可选的，第二介质层20的高度不高于第一介质层131的高度。
68.具体的，结合图5，在半导体结构的制造过程中，第一介质层131的上方形成有第一牺牲层132，第一牺牲层132在形成下电极40后需要去除，因此当第一牺牲层132与第二介质层20内掺杂有相同类型的离子时，为了保证在后续去除第一牺牲层132的过程中不会对第二介质层20产生影响，因此需要使得第二介质层20位于第一牺牲层132的下方，即第二介质层20完全位于下电极40的底部、第一介质层131和衬底12围成的封闭空间中，在后续利用湿法工艺去除第一牺牲层132时，可以防止第二介质层20受到影响。
69.可选的，第二介质层20的高度高于第一介质层131的高度。
70.具体的，结合图7，在半导体结构的制造过程中，第一介质层131的上方形成有第一牺牲层132，第一牺牲层132在形成下电极40后需要去除，因此当第一牺牲层132与第二介质层20内掺杂有不同类型的离子时，在后续去除第一牺牲层132的过程中不会对第二介质层20产生影响，因此可以不考虑第二介质层20的顶端是否超过第一介质层131的顶端。如图7所示的第二介质层20的高度高于第一介质层131的高度，通过增加第二介质层20的高度有利于增大第二介质层20底部的厚度，进一步降低漏电流。
71.需要说明的是，当第一牺牲层132与第二介质层20内掺杂有不同类型的离子时，不排除第二介质层20的高度不高于第一介质层131的高度的实施例。具体的，通过选择合适的刻蚀材料可以调节第一牺牲层132和第二介质层20的刻蚀选择比以达到去除第一牺牲层132以及保留第二介质层20的目的。
72.可选的，衬底12包括若干分立的接触垫，下电极40与接触垫直接接触，从而保证下电极40与接触垫之间电连接。
73.具体的，接触垫的材料包括但不限于钨(w)。多个下电极40与多个接触垫一一相对应地设置。
74.可选的，半导体结构还包括：第一支撑层133，位于下电极40的中部并将下电极40分隔开；第二支撑层135，位于下电极40的上部并将下电极40分隔开；介质层50，覆盖在下电极40的表面；上电极60，覆盖在介质层50的表面。
75.具体的，如图1所示，第一介质层131、第一支撑层133以及第二支撑层135沿高度方向依次设置，且第一介质层131与第一支撑层133间隔设置，第一支撑层133与第二支撑层135间隔设置。第一介质层131、第一支撑层133以及第二支撑层135实现了对下电极40和上电极60的支撑作用。
76.可选的，第一介质层131、第一支撑层133以及第二支撑层135可以采用相同的材料，当然，第一介质层131、第一支撑层133以及第二支撑层135也可以采用不同的材料。具体的，第一介质层131、第一支撑层133以及第二支撑层135可以均包括氮化硅(sin)。
77.可选的，下电极40和上电极60之间设置有介质层50，介质层50的材料包括高k材料；其中，高k材料包括但不限于氧化铝、氧化锆和氧化铪等高k材料或其任意组合物。
78.可选的，下电极40的材料包括但不限于氮化钛(tin)。
79.可选的，上电极60的材料包括但不限于氮化钛。
80.本发明的一个实施例还提供了一种半导体结构的制造方法，如图2所示，半导体结构的制造方法包括：
81.s101，提供衬底12；
82.s103，在衬底12上形成叠层结构13，叠层结构13包括第一介质层131；
83.s105，在叠层结构13中形成若干电容孔11，电容孔11穿过第一介质层131并暴露衬底12；
84.s107，在电容孔11的底部形成初始介质层30；
85.s109，去除部分初始介质层30形成第二介质层20，第二介质层20暴露衬底12；
86.其中，初始介质层30上部的去除部分大于初始介质层30下部的去除部分。
87.本发明一个实施例的半导体结构的制造方法通过在电容孔11的底部形成初始介质层30，并且使得初始介质层30上部的去除部分大于初始介质层30下部的去除部分，使得形成的第二介质层20的上部厚度小于第二介质层20的底部厚度，因此可以避免下电极40的底部出现漏电流的问题，从而改善半导体结构的性能。
88.可选的，衬底12和叠层结构13形成了电容本体部10，在电容本体部10内形成了电容孔11，电容孔11贯穿叠层结构13，从而暴露衬底12。
89.可选的，叠层结构13还包括第一牺牲层132，第一牺牲层132形成于第一介质层131上；其中，初始介质层30和第一牺牲层132内掺杂有相同类型的离子。
90.具体的，在衬底12的表面形成第一介质层131，然后在第一介质层131的表面形成第一牺牲层132，在形成电容孔11后，在电容孔11的底部形成初始介质层30。初始介质层30和第一牺牲层132可以通过离子注入的方式进行离子掺杂。
91.需要注意的是，第一介质层131和第一牺牲层132可以通过采用物理气相沉积(physical vapor deposition，pvd)工艺、化学气相沉积(chemical vapor deposition，cvd)工艺或原子层沉积(atomic layer deposition，ald)工艺等形成。
92.可选的，掺杂的离子包括c，b，p，sb中的至少一种，即在初始介质层30和第一牺牲层132内可以掺杂c，b，p，sb中的至少一种，以此使得初始介质层30在刻蚀工艺中更容易形成平滑过渡的形貌。
93.可选的，第二介质层20的高度不高于第一介质层131的高度。
94.具体的，考虑到第一牺牲层132与第二介质层20内掺杂有相同类型的离子时，为了
保证后续在去除第一牺牲层132的过程中不会损害第二介质层20，因此需要使得第二介质层20位于第一牺牲层132的下方，即第二介质层20的高度不高于第一介质层131的高度。在形成第二介质层20后，在电容孔11内形成下电极40，例如通过pvd或cvd等方式形成氮化钛材质的下电极。第二介质层20完全位于下电极40的底部、第一介质层131和衬底12围成的封闭空间中，在后续利用湿法工艺去除第一牺牲层132时，可以防止第二介质层20受到影响。
95.可选的，叠层结构13还包括在第一牺牲层132上方依次形成的第一支撑层133、第二牺牲层134和第二支撑层135。
96.具体的，结合图3至图5对第二介质层20的具体形成过程进行说明。
97.提供一衬底12，并在衬底12上方依次形成第一介质层131、第一牺牲层132、第一支撑层133、第二牺牲层134和第二支撑层135，即第一介质层131、第一牺牲层132、第一支撑层133、第二牺牲层134和第二支撑层135作为叠层结构13。刻蚀叠层结构13形成多个电容孔11，并暴露衬底12的上表面，如图3所示。
98.在电容孔11的底部填充初始介质层30，并且使得初始介质层30的顶端不超过第一牺牲层132的底端，如图4所示出的初始介质层30的顶端低于第一牺牲层132的底端。
99.部分刻蚀初始介质层30，初始介质层30上部的去除部分大于初始介质层30下部的去除部分，并且暴露部分的衬底12，从而形成如图5所示的第二介质层20。
100.可选的，叠层结构13还包括第一牺牲层132，第一牺牲层132形成于第一介质层131上；其中，第二介质层20和第一牺牲层132内掺杂有不同类型的离子，第二介质层20的高度高于第一介质层131的高度。
101.具体的，考虑到第一牺牲层132与第二介质层20内掺杂有不同类型的离子时，从而在去除第一牺牲层132的过程中不会影响第二介质层20，因此可以使得第二介质层20的顶端高于第一牺牲层132的底端，保证第二介质层20的底部厚度，能够最大程度地避免漏电流的问题。
102.可选的，叠层结构13还包括在第一牺牲层132上方依次形成的第一支撑层133、第二牺牲层134和第二支撑层135。
103.具体的，结合图3、图6和图7对第二介质层20的具体形成过程进行说明。
104.提供一衬底12，并在衬底12上方依次形成第一介质层131、第一牺牲层132、第一支撑层133、第二牺牲层134和第二支撑层135，即第一介质层131、第一牺牲层132、第一支撑层133、第二牺牲层134和第二支撑层135作为叠层结构13。刻蚀叠层结构13形成多个电容孔11，并暴露衬底12的上表面，如图3所示。
105.在电容孔11的底部填充初始介质层30，并且使得初始介质层30的顶端高于第一牺牲层132的底端，如图6所示。
106.部分刻蚀初始介质层30，初始介质层30上部的去除部分大于初始介质层30下部的去除部分，并且暴露部分的衬底12，从而形成如图7所示的第二介质层20。
107.针对上述实施例，需要说明的是，第一支撑层133、第二牺牲层134、第二支撑层135以及初始介质层30可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成。
108.第一介质层131、第一支撑层133、第二支撑层135可以采用相同的材料，或者，第一介质层131、第一支撑层133以及第二支撑层135也可以采用不同的材料。在本实施例中，第
一介质层131、第一支撑层133以及第二支撑层135可以包括氮化硅。
109.而第二介质层20的材质包括sicn、sibn、sisbn和sipn中的至少一种。具体的，可以通过在氮化硅中内掺杂c，b，p，sb中的至少一种离子形成初始介质层30。
110.可选的，半导体结构的制造方法，还包括：在电容孔11中形成下电极40，下电极40的底部与衬底12直接接触；去除第一牺牲层132和第二牺牲层134；在下电极40的表面形成介质层50；在介质层50的表面形成上电极60。
111.具体的，在形成如图5或图7所示的结构后，在电容孔11中形成下电极40，并将第一牺牲层132和第二牺牲层134进行去除，第一介质层131、第一支撑层133以及第二支撑层135实现对下电极40的支撑。并在下电极40的表面形成介质层50，介质层50还覆盖第二支撑层135的上表面，最后在介质层50的表面形成上电极60，具体可以参见图1所示的半导体结构。
112.具体的，以图5中的结构为例，在各个电容孔11中形成下电极40，如图8所示。去除图8中的第一牺牲层132和第二牺牲层134，此时下电极40可以通过第一介质层131、第一支撑层133以及第二支撑层135实现对下电极40的支撑，具体如图9所示，可以先去除部分第二支撑层135形成第一开口111，第一开口111暴露第二牺牲层134，通过湿法刻蚀去除第二牺牲层134；然后可以通过同样的方式，先去除部分第一支撑层133以暴露第一牺牲层132，再以湿法刻蚀去除第一牺牲层132；然后在下电极40的表面覆盖介质层50，且介质层50覆盖第一支撑层133和第二支撑层135，具体如图10所示。最后在介质层50的表面覆盖上电极60，形成如图1所示的半导体结构。
113.可选的，衬底12包括若干分立的接触垫，而下电极40与接触垫直接接触。其中，接触垫的材料包括但不限于钨(w)。
114.需要说明的是，第一牺牲层132和第二牺牲层134可以采用湿法刻蚀工艺去除。对于下电极40、介质层50以及上电极60的形成工艺可以是相关技术中的物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等，此处不作限定。
115.下电极40的材料包括但不限于氮化钛。
116.上电极60的材料包括但不限于氮化钛。
117.介质层50的材料包括高k材料；其中，高k材料包括但不限于氧化铝、氧化锆和氧化哈中的至少一种。
118.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。
119.应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。