用于防止图案歪曲的半导体装置及其形成方法与流程

1.本技术涉及半导体技术领域，具体涉及一种用于防止图案歪曲的半导体装置及其形成方法。


背景技术：

2.随着集成电路的图案被设计得越来越小，在用于形成复数个高密度排列的条型图案的生产过程中，很容易产生光学邻近效应(optical proximity effect,ope)，即条型图案发生歪曲。目前为了降低光学邻近效应的影响，通常在形成条型图案的区域的边缘，使用与条型图案相同条件形成浮动型(floating)的虚设图案(dummy active pattern)，以最小化条型图案的歪曲现象，改善条型图案的线宽均匀性。但是这种浮动型的虚设图案只是用于减少条型图案的歪曲现象，制约着半导体集成度的发展。


技术实现要素：

3.本技术的目的是针对上述现有技术的不足提出的一种用于防止图案歪曲的半导体装置及其形成方法，该目的是通过以下技术方案实现的。
4.本技术的第一方面提出了一种用于防止图案歪曲的半导体装置，所述半导体装置包括位于中心区域的多个依次排列的条型图案、位于所述中心区域的两个相对边缘的虚设图案，所述条型图案与所述虚设图案的形成条件均相同；
5.每个所述条型图案的两端分别与各自对应的第一金属电连接，每个所述虚设图案的两端分别与各自对应的第二金属电连接，且所述第二金属用于连接电源；
6.所述条型图案和所述虚设图案位于所述半导体装置的第一膜层，所述第一金属和所述第二金属位于所述半导体装置的第二膜层。
7.本技术的第二方面提出了一种用于防止图案歪曲的半导体装置的形成方法，所述方法包括：
8.在第一膜层的中心区域形成多个依次排列的条型图案，并分别在所述中心区域的两个相对的边缘形成一个虚设图案，所述条型图案与所述虚设图案的形成条件均相同；
9.在第二膜层上对应每个所述条型图案分别形成与所述条型图案电连接的第一金属，并在第二膜层上对应每个所述虚设图案分别形成与所述虚设图案电连接的第二金属，并将第二金属与电源连接。
10.本技术的第三方面提出了一种半导体器件，包括如上述第一方面所述的用于防止图案歪曲的半导体装置。
11.基于上述第一方面和第二方面所述的用于防止图案歪曲的半导体装置及其形成方法，具有如下有益效果：
12.本发明通过在虚设图案的上部形成与条型图案的上部同样的金属，并将形成的金属与虚设图案电连接，同时将金属接入电源，从而金属和虚设图案一起作为一个半导体结构，以导入电源的阱偏置(well bias)电压。由于本发明中的虚设图案效果不仅可以减少条
型图案的歪曲现象，还可为电源导入阱偏置电压，因此通过活用虚设图案可以为半导体集成度的发展提供便利条件。
附图说明
13.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
14.图1为现有技术中用于防止图案歪曲的半导体装置的结构示意图；
15.图2为本技术根据一示例性实施例示出的一种用于防止图案歪曲的半导体装置的结构示意图；
16.图3为沿图2中的aa’截断得到的截面结构示意图；
17.图4为本技术根据一示例性实施例示出的一种用于防止图案歪曲的半导体装置的形成方法的实施例流程图。
具体实施方式
18.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
19.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
20.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
21.在现有技术中，虚设图案仅仅用来减少条型图案的歪曲现象，改善条型图案的线宽均匀性，参见图1所示的半导体装置包括位于半导体基板100的中心区域的多个依次排列的条型图案700，位于中心区域的两个相对边缘的虚设图案600，每个条型图案的两端均与对应的上部金属400通过接触孔500电连接，上部金属400作为条型图案连接其他结构的通路角色。
22.在目前半导体集成度要求越来越严格的发展趋势下，由于虚设图案在集成电路中不起到任何电作用，只是用来降低光学邻近效应的影响，因此其制约着半导体集成度的发展。
23.为解决上述技术问题，本发明提出一种改进的用于防止图案歪曲的半导体装置，参见图2所示，该半导体装置包括半导体基板10，位于半导体基板10中心区域的多个依次排列的条型图案70，及位于中心区域的两个相对边缘的虚设图案60。其中，每个条型图案70的两端分别与各自对应的第一金属40，并且电连接条型图案70和虚设图案60的形成条件相同，因此二者的结构完全一致。
24.与现有技术的区别在于，每个虚设图案60的两端也分别与各自对应的第二金属30电连接，并且第二金属30与电源电连接，由于第二金属30与虚设图案60是一起作为一个半导体结构接入电源，可以为电源导入阱偏置电压，从而虚设图案60得到灵活运用，其不仅仅能减少条型图案70的歪曲现象，还能够为电源导入阱偏置电压，进而通过灵活运用虚设图案可以为半导体集成度的发展提供便利条件。
25.参见图3所示，为图2中aa’的截断面，该半导体装置包括第一膜层20和第二膜层80，条型图案70和虚设图案60均位于第一膜层20，第一金属40和第二金属30均位于第二膜层80。
26.在一些实施例中，由于条型图案70与第一金属40位于不同的膜层，因此可以在条型图案70的两端制作接触孔50，并通过接触孔50将条型图案70与第一金属40电连接。
27.基于同样原理，由于虚设图案60与第二金属30位于不同的膜层，因此可以在虚设图案60的两端制作接触孔50，并通过接触孔50将虚设图案60与第二金属30电连接。
28.在一实施例中，任意相邻两个条型图案70之间的间距均为第一预设值s1。同样地，每个虚设图案60与其相邻的条型图案70之间的间距也为第一预设值s1。
29.在本发明实施例中，条型图案70可以是有源电阻图案，由于条型图案70和虚设图案60的结构完全一致，因此虚设图案60为虚设有源图案。
30.其中，有源电阻图案和虚设有源图案可以是n掺杂，也可以是p掺杂，本发明对此不进行具体限定。
31.需要说明的是，参见图2所示，为了更好的防止条型图案歪曲，与现有技术相比，位于条型图案70两端的第一金属40均会向条型图案70中心延长一部分401，但是两端的第一金属40没有连接在一起，间距为第二预设值s2。
32.在条型图案70为有源电阻图案时，由于延长部分401与条型图案70的位置对应，因此通过改变条型图案70与第一金属40之间接触孔50的数量还可以调整有源电阻图案的阻抗值。
33.基于同样的原理，位于虚设图案60两端的第二金属30也均向虚设图案60中心延长一部分301，但是两端的第二金属30也没有连接在一起，间距也为第二预设值s2。
34.与前述用于防止图案歪曲的半导体装置的实施例相对应，本技术还提供了用于防止图案歪曲的半导体装置的形成方法的实施例。
35.图4为本技术根据一示例性实施例示出的一种用于防止图案歪曲的半导体装置的形成方法的实施例流程图，在上述图2至图3所示实施例的基础上，该用于防止图案歪曲的半导体装置的形成方法包括如下步骤：
36.步骤501：在第一膜层的中心区域形成多个依次排列的条型图案，并分别在中心区域的两个相对的边缘形成一个虚设图案，条型图案与虚设图案的形成条件均相同。
37.步骤502：在第二膜层上对应每个条型图案分别形成与条型图案电连接第一金属，并在第二膜层上对应每个虚设图案分别与虚设图案电连接第二金属，并将第二金属与电源连接。
38.值得注意的是，由于条型图案和虚设图案的形成条件相同，因此条型图案和虚设图案的结构构造均一致。
39.针对上述步骤501至步骤502的具体实现，可以参见上述图2至图3所示实施例的相
关描述，本发明在此不再详述。
40.至此，完成上述图4所示流程，通过在虚设图案的上部形成与条型图案的上部同样的金属，并将形成的金属与虚设图案电连接，同时将金属接入电源，从而金属和虚设图案一起作为一个半导体结构，为电源导入阱偏置(well bias)电压。由于本发明中的虚设图案效果不仅可以减少条型图案的歪曲现象，还可为电源导入阱偏置电压，因此通过活用虚设图案可以为半导体集成度的发展提供便利条件。
41.本技术还提出了一种半导体器件，所述半导体器件包括如上述实施例所述的用于防止图案歪曲的半导体装置。
42.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
43.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。