三维存储器结构及其制备方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术：

3dnand存储器由于其所具有的三维堆叠结构，相比普通二维存储器件具有更高的单位面积存储密度，是极具革新性的存储器主流发展方向。

目前，在3dnand存储器的工艺制程中，基于器件性能提升的需求，器件堆叠结构的层数也在不断增加，这对贯穿堆叠结构的栅线隙沟槽或沟道孔等结构的刻蚀工艺提出了新的挑战，特别是在核心区和台阶区等具有不同膜层结构区域的刻蚀不均匀性将更趋于显著。为了防止刻蚀不均匀性导致的过刻蚀使器件结构受损，需要对刻蚀等工艺进行调试并针对性地调整不同区域的膜层结构。

然而，在现有的3dnand存储器工艺制程中，仅通过调整刻蚀工艺及膜层结构已无法克服由刻蚀不均匀性所导致的器件结构缺陷。例如，栅线隙沟槽刻蚀时，核心区主要由氮化硅层和氧化硅层交替堆叠构成，而在台阶区氧化硅层占据了更大比例，这将导致在同一刻蚀过程中，核心区的刻蚀速率更快。当台阶区仍在刻蚀时，核心区的刻蚀过程已触及底部停止层，过多的过刻蚀将损伤底部衬底，影响器件性能。

因此，有必要提出一种新的三维存储器结构及其制备方法，解决上述问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中三维存储器结构的栅线隙沟槽刻蚀均匀性不佳的问题。

为实现上述目的及其它相关目的，本发明提供了一种三维存储器结构的制备方法，其特征在于，包括如下步骤：

提供具有凹槽的半导体衬底，在所述半导体衬底中定义核心区和台阶区，所述凹槽位于所述核心区；

在所述凹槽中依次形成牺牲层和第一半导体层；

在所述半导体衬底和所述第一半导体层上方形成堆叠结构，在所述核心区形成贯穿所述堆叠结构至所述半导体衬底内的沟道结构；所述堆叠结构在所述台阶区具有台阶结构；

形成贯穿所述堆叠结构的栅线隙沟槽，所述栅线隙沟槽在所述核心区的部分贯穿所述堆叠结构至所述牺牲层；

去除所述牺牲层，并填充第二半导体层；

在所述栅线隙沟槽中形成栅线隙结构。

作为本发明的一种可选方案，在所述凹槽中依次形成所述牺牲层和所述第一半导体层的方法包括如下步骤：

在所述半导体衬底的上方依次沉积所述牺牲层和所述第一半导体层；

去除所述半导体衬底上除所述凹槽外其他区域的所述牺牲层和所述第一半导体层。

作为本发明的一种可选方案，所述牺牲层和所述第一半导体层之间还形成有隔离介质层。

作为本发明的一种可选方案，所述隔离介质层包括氮氧化硅层或氮化硅层；所述牺牲层包括多晶硅层；所述第一半导体层和所述第二半导体层包括掺杂多晶硅层。

作为本发明的一种可选方案，在形成所述栅线隙沟槽后，还包括在所述栅线隙沟槽的侧壁形成侧墙介质层，并去除位于所述栅线隙沟槽底部的所述隔离介质层的步骤。

作为本发明的一种可选方案，在形成所述牺牲层之前还包括在所述半导体衬底上形成绝缘介质层的步骤；在去除所述牺牲层后，还包括去除所述隔离介质层和所述绝缘介质层的步骤。

作为本发明的一种可选方案，所述栅线隙沟槽在所述台阶区的部分贯穿所述堆叠结构至所述半导体衬底。

作为本发明的一种可选方案，将所述核心区与所述台阶区的交界处定义为交界区；在所述堆叠结构中形成栅线隙沟槽前，还包括在所述交界区形成虚设沟道结构的步骤；所述虚设沟道结构贯穿所述堆叠结构至所述半导体衬底内。

作为本发明的一种可选方案，所述堆叠结构由栅极牺牲层和隔离层交替层叠构成；在所述堆叠结构中形成所述栅线隙沟槽后，还包括去除所述栅极牺牲层，并形成栅极层的步骤。

作为本发明的一种可选方案，在所述栅线隙沟槽中形成所述栅线隙结构后，还包括形成金属连接结构的步骤。

作为本发明的一种可选方案，将所述半导体衬底所在晶圆定义为阵列晶圆，在形成所述金属连接结构后还包括：提供控制晶圆，并将所述阵列晶圆与所述控制晶圆通过键合结构进行键合的步骤。

作为本发明的一种可选方案，所述半导体衬底包括相对设置的第一表面和第二表面，所述堆叠结构形成于所述半导体衬底的所述第一表面；所述控制晶圆包括控制晶圆衬底，所述控制晶圆衬底包括相对设置的第三表面和第四表面，在所述控制晶圆与所述阵列晶圆键合时，所述第四表面相比所述第三表面位于远离所述阵列晶圆的一侧；在所述阵列晶圆与所述控制晶圆键合后，还包括在所述第二表面和/或所述第四表面形成电性连接结构的步骤。

本发明还提供了一种三维存储器结构，其特征在于，包括：

具有凹槽的半导体衬底，在所述半导体衬底中定义有核心区和台阶区，所述凹槽位于所述核心区，所述凹槽中依次填充有第二半导体层和第一半导体层；

堆叠结构，设于所述半导体衬底和所述第一半导体层上，包括交替层叠的栅极层和隔离层；所述堆叠结构在所述台阶区具有台阶结构；

沟道结构，贯穿所述堆叠结构、所述第一半导体层和所述第二半导体层，至所述半导体衬底内；

栅线隙结构，位于所述核心区的部分贯穿所述堆叠结构和所述第一半导体层并接触所述第二半导体层。

作为本发明的一种可选方案，所述第一半导体层和所述第二半导体层包括掺杂多晶硅层。

作为本发明的一种可选方案，在所述核心区和所述台阶区的交界区域还形成有虚设沟道结构；所述虚设沟道结构贯穿所述堆叠结构至所述半导体衬底内。

作为本发明的一种可选方案，所述三维存储器结构还包括金属连接结构。

作为本发明的一种可选方案，将所述半导体衬底所在晶圆定义为阵列晶圆，所述三维存储器结构还包括与所述阵列晶圆键合的控制晶圆。

作为本发明的一种可选方案，所述半导体衬底包括相对设置的第一表面和第二表面，所述堆叠结构形成于所述半导体衬底的所述第一表面；所述控制晶圆包括控制晶圆衬底，所述控制晶圆衬底包括相对设置的第三表面和第四表面，在所述控制晶圆与所述阵列晶圆键合时，所述第四表面相比所述第三表面位于远离所述阵列晶圆的一侧；所述第二表面和/或所述第四表面形成有电性连接结构

作为本发明的一种可选方案，所述电性连接结构包括焊垫结构和金属连接层，在所述第二表面和/或所述第四表面形成有所述焊垫结构和所述金属连接层，所述金属连接层电性连接所述半导体衬底。

作为本发明的一种可选方案，所述电性连接结构包括焊垫结构，在所述第二表面和/或所述第四表面形成有所述焊垫结构，所述半导体衬底通过设置于所述第一表面一侧的导电柱结构电性引出。

如上所述，本发明提供一种三维存储器结构及其制备方法，具有以下有益效果：

本发明通过在核心区形成具有牺牲层、隔离介质层和第一半导体层的凹槽，在堆叠结构的栅线隙沟槽刻蚀过程中平衡核心区与台阶区的刻蚀速率差异，防止因核心区的刻蚀速率过快而导致的刻蚀损伤缺陷，提升三维存储器的性能和良率。

附图说明

图1显示为本发明实施例一中提供的三维存储器结构的制备方法的流程图。

图2显示为本发明实施例一中提供的三维存储器设计布局的局部俯视示意图。

图3至图25显示为本发明实施例一中提供的三维存储器结构制备方法的各步骤的截面示意图。

图26显示为本发明实施例二中提供的三维存储器结构的截面示意图。

图27显示为本发明实施例三中提供的三维存储器结构的截面示意图。

图28显示为本发明实施例四中提供的三维存储器结构的截面示意图。

元件标号说明

1阵列晶圆

100半导体衬底

100a核心区

100b台阶区

100c阱区

100d氧化层

100e第一背面通孔

100f第二背面通孔

101凹槽

102牺牲层

103隔离介质层

104第一半导体层

105沟道结构

105a沟道栅介质层

105b沟道导电层

105c沟道绝缘层

105d虚设沟道结构

106栅线隙结构

106a栅线隙沟槽

106b介质保护层

107第二半导体层

108栅极层

108a栅极牺牲层

109隔离层

110介质隔离层

111介质填充层

112介质覆盖层

113导电柱结构

114接触孔结构

115键合结构

116背面介质层

117介质层

118背面金属层

119金属连接层

120钝化层

2控制晶圆

215键合结构

305沟道结构

307第二半导体层

313导电柱结构

319金属连接层

320钝化层

419金属连接层

420钝化层

519金属连接层

520钝化层

605沟道结构

607第二半导体层

613导电柱结构

619金属连接层

620钝化层

s1～s6步骤1)～6)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图28。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1至图25，本实施例提供了一种三维存储器结构的制备方法，其特征在于：包括如下步骤：

1)提供具有凹槽101的半导体衬底100，在所述半导体衬底100中定义核心区100a和台阶区100b，所述凹槽101位于所述核心区100a；

2)在所述凹槽101中依次形成牺牲层102和第一半导体层104；

3)在所述半导体衬底100和所述第一半导体层104上方形成堆叠结构，在所述核心区100a形成贯穿所述堆叠结构至所述半导体衬底100内的沟道结构105；所述堆叠结构在所述台阶区具有台阶结构；

4)形成贯穿所述堆叠结构的栅线隙沟槽106a，所述栅线隙沟槽106a在所述核心区100a的部分贯穿所述堆叠结构至所述牺牲层102；

5)去除所述牺牲层102，填充第二半导体层107；

6)在所述栅线隙沟槽106a中形成栅线隙结构106。

在步骤1)中，请参考图1的s1步骤和图2至图5，提供具有凹槽101的半导体衬底100，在所述半导体衬底100中定义核心区100a和台阶区100b，所述凹槽101位于所述核心区100a。如图2所示，是本实施例所提供的三维存储器结构设计布局的局部俯视图，所述三维存储器结构分为核心区100a以及位于其两侧的所述台阶区100b，沟道结构105分布于所述核心区100a中，栅线隙结构106贯通所述核心区100a和所述台阶区100b的堆叠结构。图3是所述半导体衬底100的截面图，其中图3中左侧为所述核心区100a，右侧为所述台阶区100b。可选地，所述半导体衬底100包括硅衬底。所述半导体衬底100的上部区域还形成有掺杂阱区100c。当所述半导体衬底100为p型硅衬底时，所述阱区100c为n型掺杂。所述阱区100c通过炉管扩散或离子注入形成。可选地，在离子注入前可以在所述半导体衬底100上先形成一层氧化层100d，以控制离子注入时的沟道效应。如图3至图4所示，所述凹槽101位于半导体衬底100上，其覆盖范围与所述核心区100a重合，即在所述核心区100a的范围内的所述半导体衬底100上都形成所述凹槽101。所述凹槽101可以通过光刻和干法刻蚀形成。可选地，通过光刻胶刻蚀掩膜覆盖非刻蚀的所述台阶区100b，而在所述核心区100a，通过干法刻蚀去除该区域的所述氧化层100d，并进一步刻蚀掉部分掺杂阱区100c，以形成所述凹槽101。可选地，如图5所示，在形成所述凹槽101后，还包括通过热氧化工艺在所述凹槽101内形成氧化层的步骤。热氧化工艺仅在所述半导体衬底100的硅材料上形成氧化层，新形成的氧化层将与原氧化层100d连成一片，在本实施例中将其定义为位于所述半导体衬底100上的绝缘介质层。可选地，所述绝缘介质层除了氧化层外，也可以采用其他材料层构成。

在步骤2)中，请参考图1的s2步骤和图5至图7，在所述凹槽101中依次形成牺牲层102和第一半导体层104。

可选地，所述牺牲层102和所述第一半导体层104之间还形成有隔离介质层103。

可选地，如图5至图7所示，在所述凹槽101中依次形成所述牺牲层102、所述隔离介质层103和所述第一半导体层104的方法包括如下步骤：

在所述半导体衬底100的上方依次沉积所述牺牲层102、所述隔离介质层103和所述第一半导体层104；

通过化学机械研磨去除所述半导体衬底100上除所述凹槽101外其他区域的所述牺牲层102、所述隔离介质层103和所述第一半导体层104。

如图5至图6所示，通过化学气相沉积工艺(cvd)等薄膜沉积工艺在所述半导体衬底100的上方，包括所述凹槽101中，依次沉积所述牺牲层102、所述隔离介质层103和所述第一半导体层104。所述隔离介质层103包括氮氧化硅层或氮化硅层；所述牺牲层102包括多晶硅层，所述第一半导体层104包括掺杂多晶硅层。

如图6至图7所示，对沉积了上述材料层的所述半导体衬底100进行化学机械研磨(cmp)，以所述半导体衬底100表面的所述氧化层100d作为研磨停止层，使化学机械研磨后仅在所述凹槽101中留下所述牺牲层102、所述隔离介质层103和所述第一半导体层104。通过上述工艺，在所述核心区100a靠近所述台阶区100b的区域将形成l型的所述牺牲层102、所述隔离介质层103和所述第一半导体层104。

在步骤3)中，请参考图1的s3步骤和图8至图10，在所述半导体衬底100的所述第一半导体层104上方形成堆叠结构，在所述核心区100a形成贯穿所述堆叠结构至所述半导体衬底100内的沟道结构105；所述堆叠结构在所述台阶区具有台阶结构。

如图8所示，在所述半导体衬底100的上方形成堆叠结构，所述堆叠结构由栅极牺牲层108a和隔离层109交替层叠构成，其中，所示栅极牺牲层108a可以是氮化硅层，所述隔离层109可以是二氧化硅层。

如图9所示，通过修整光刻胶的多步干法刻蚀，在图9中左侧区域形成所述台阶区100b的台阶结构，右侧区域为所述核心区100a。在所述台阶结构上还覆盖有介质隔离层110和介质填充层111。

如图10所示，在所述堆叠结构中形成多个沟道结构105。具体地，所述沟道结构105由外至内依次为：沟道栅介质层105a、沟道导电层105b和沟道绝缘层105c。整个区域上方还形成有介质覆盖层112。形成所述沟道结构105的过程包括：先通过干法刻蚀在所述堆叠结构中形成沟道通孔，并在所述沟道通孔中通过薄膜沉积及刻蚀依次形成沟道栅介质层105a、沟道导电层105b和沟道绝缘层105c。

如图11所示，除了在所述堆叠结构中形成沟道结构105外，在所述堆叠结构中还形成有虚设沟道结构105d，所述虚设沟道结构105d也为多个，其位置不在图2中aa’方向的截面中，分布于所述核心区100a与所述台阶区100b的交界处，在图2中未示出。具体地，将所述核心区100a与所述台阶区100b的交界处定义为交界区，所述虚设沟道结构105d形成于所述交界区内。可选地，在本实施例中，所述交界区可以包括部分所述核心区100a与所述台阶区100b。在本发明的其他实施案例中，其也可以仅包括部分所述核心区100a，或者仅包括所述台阶区100b。如图11所示，所述虚设沟道结构105d位于所述台阶区100b的部分贯穿所述所述台阶区100b的堆叠结构至所述掺杂阱区100c。所述虚设沟道结构105d位于所述核心区100a的部分贯穿所述核心区100a的堆叠结构、所述牺牲层102、所述隔离介质层103和所述第一半导体层104至所述掺杂阱区100c。在图11中仅表示出所述半导体衬底100的部分截面。形成所述虚设沟道结构105d的过程包括：先通过干法刻蚀形成虚设沟道通孔，再填充绝缘介质材料，如二氧化硅，以形成所述虚设沟道结构105d。所述虚设沟道结构105d可分布于所述核心区100a与所述台阶区100b的交界处的在所述栅线隙沟槽106a所通过的区域。通过引入所述虚设沟道结构105d，可以进一步平衡栅线隙沟槽刻蚀在所述核心区100a与所述台阶区100b的不均匀性。此外，虚设沟道通孔的引入也可以提升沟道通孔刻蚀工艺的刻蚀均匀性，能够改善位于核心区边缘处，靠近台阶区的沟道通孔的刻蚀均匀性。

在步骤4)中，请参考图1的s4步骤和图12至图13，形成贯穿所述堆叠结构的栅线隙沟槽106a，所述栅线隙沟槽106a在所述核心区100a的部分贯穿所述堆叠结构至所述牺牲层102。所述栅线隙沟槽106a在所述台阶区100b的部分位于贯穿所述堆叠结构至所述半导体衬底100。

需要指出的是，在本实施例中，为了在同一截面示意图中完整清楚地展示出沟道及栅线隙等主要结构，在图12中以虚线为界，左侧部分代表的是图2中aa’方向上的截面，右侧部分代表的是图2中bb’方向上的截面，本实施例后续截面图所表示的情况也与图12一致，将不再赘述。

在图12中，通过各向异性的干法刻蚀，在所述堆叠结构中形成栅线隙沟槽106a，所述栅线隙沟槽106a贯通所述堆叠结构和所述第一半导体层104，刻蚀停止于所述隔离介质层103上。在上述干法刻蚀过程中，可以根据刻蚀所达不同膜层的材料差异相应切换刻蚀气体及工艺条件，并在对所述第一半导体层104的刻蚀过程中确保对下方的所述隔离介质层103具有较高的刻蚀选择比。干法刻蚀在直接作用于半导体衬底时，往往会在等离子体作用下对衬底造成损伤(plasmadamage)，所产生的损伤层极易导致形成位错等晶格缺陷，进而对器件的漏电等性能造成不良影响。由于本实施例引入了所述凹槽101以及其中形成的作为刻蚀停止层的隔离介质层103等膜层结构，增加了刻蚀工艺窗口。即使栅线隙沟槽刻蚀在所述核心区100a和所述台阶区100b具有不同的刻蚀速率，在所述核心区100a的刻蚀速率更快，其也能刻蚀停止于所述隔离介质层103上，避免了对衬底结构的损伤，确保了器件性能不受影响。

如图13所示，在形成所述栅线隙沟槽106a后，还在其侧壁上形成介质保护层106b，以在后续去除其他介质层的湿法刻蚀过程中保护堆叠结构不被刻蚀。在本实施例中，所述介质保护层106b可以是由氮化硅层和二氧化硅层构成的多层复合结构。可选地，形成所述介质保护层106b的过程包括：先在所述栅线隙沟槽106a及所述介质覆盖层112表面沉积二氧化硅层和氮化硅层等介质保护材料层，而后通过各向异性的干法刻蚀去除除了所述栅线隙沟槽106a侧壁外的其他区域上的介质保护材料层，形成所述介质保护层106b，即侧墙介质层。从图13中还可以看出，该干法刻蚀过程还同步去除了所述栅线隙沟槽106a底部的部分隔离介质层103，刻蚀过程停止于所述牺牲层102，将其他区域的未去除部分的所述隔离介质层103定义为残留隔离介质层。

在步骤5)中，请参考图1的s5步骤和图14至图16，去除所述牺牲层102，填充第二半导体层107。

如图14所示，通过各向同性的湿法刻蚀去除所述牺牲层102。由于在介质保护层106b的形成过程中，已暴露出所述栅线隙沟槽106a底部的所述牺牲层102。本实施例中采用湿法刻蚀药液可以从该位置刻蚀去除整个所述牺牲层102。所述牺牲层102为多晶硅层，对多晶硅材料的湿法刻蚀不会损伤其他介质材料层。

如图15所示，通过湿法刻蚀去除残留部分的所述隔离介质层103(即前文定义的残留隔离介质层)，同时还去除了暴露出的部分所述半导体衬底100上的氧化层100d以及所述沟道结构105的部分沟道栅介质层105a。所述介质保护层106b可以在上述刻蚀过程中保护所述栅线隙沟槽106a侧壁的堆叠结构的不同材料层不受对应刻蚀的影响。在图15中，所述介质保护层106b也在刻蚀过程中耗尽。而在本发明的其他实施案例中，所述介质保护层106b也可以在刻蚀后残留部分，并在后续工艺进行前通过湿法刻蚀等方法先去除干净。

如图16所示，在所述牺牲层102原先占据的位置填充形成第二半导体层107，所述第二半导体层107包括多晶硅层。所述第二半导体层107在形成后电性连接所述沟道结构105的沟道导电层105b。在形成所述第二半导体层107后，还通过湿法刻蚀去除所述栅极牺牲层108a。

在步骤6)中，请参考图1的s6步骤和图17，在所述栅线隙沟槽106a中形成栅线隙结构106。本实施例中，所述栅线隙结构102由二氧化硅材料填充构成。可选地，在形成所述栅线隙结构106前，还在所述栅极牺牲层108a的原位置先形成栅极层108，所述栅极层108可以由金属钨等导电材料填充构成。

如图18所示，在步骤6)后，还进一步形成金属连接结构。可选地，所述金属连接结构包括导电柱结构113和接触孔结构114。所述导电柱结构113连接至所述半导体衬底100或连接至台阶结构中的所述栅极层108，所述接触孔结构114连接所述导电柱结构113或所述沟道结构105，将其电性引出至晶圆上表面。所述接触孔结构114的上方还进一步形成有键合结构115。

作为示例，如图18至图19所示，将所述半导体衬底100所在晶圆定义为阵列晶圆，即图18中所展示的结构为阵列晶圆的一部分。在图19中，将所述阵列晶圆1倒置，并与下方的控制晶圆2进行键合。具体地，所述控制晶圆2中已形成有cmos器件及上表面的键合结构215，将所述阵列晶圆1与所述控制晶圆2各自的键合结构进行对准并键合，得到图19中的键合晶圆。

如图19至图20所示，对键合后的晶圆从所述半导体衬底100一侧进行减薄，使所述阵列晶圆1的厚度减薄至设计规格。在图21中，在减薄后的衬底背面形成背面介质层116，所述背面介质层116为绝缘介质层。

如图22所示，对减薄后的衬底进行背面干法刻蚀工艺，所形成的第一背面通孔100e导通至所述导电柱结构113。

如图23所示，在所述第一背面通孔100e中及所述背面介质层116表面沉积介质层117，并通过干法刻蚀形成第二背面通孔100f。所述第二背面通孔100f刻蚀至半导体衬底中靠近沟道结构105的位置。

如图24所示，对第二背面通孔100f的底部衬底区域进行背面离子注入，以形成改善导电性能的掺杂区。在注入工艺后，在背面沉积背面金属层118，并化学机械研磨至所述背面介质层116，以在所述第一背面通孔100e和所述第二背面通孔100f中形成导电结构。

如图25所示，在所述阵列晶圆的表面形成金属连接层119和钝化层120。所述金属连接层119连通阵列晶圆表面暴露的各个导电结构，并在钝化层120的开口区域形成焊垫结构。

作为示例，如图25所示，所述半导体衬底100包括相对设置的第一表面和第二表面，所述凹槽101和所述堆叠结构形成于所述半导体衬底100的所述第一表面一侧；所述控制晶圆2包括控制晶圆衬底，所述控制晶圆衬底包括相对设置的第三表面和第四表面，在所述控制晶圆2与所述阵列晶圆1键合时，所述第四表面相比所述第三表面位于远离所述阵列晶圆1的一侧。

在本实施例中，电性连接结构形成于所述阵列晶圆一侧的表面，且三维存储器的沟道结构的源极通过半导体衬底100上的第二背面通孔100f形成的导电结构电性引出。

本实施例通过在三维存储器件的制备过程中引入形成有凹槽的核心区，并在凹槽中形成牺牲层、隔离介质层和第一半导体层，在堆叠结构的栅线隙沟槽刻蚀过程中平衡核心区与台阶区的刻蚀速率差异，防止因核心区的刻蚀速率过快而导致的刻蚀损伤缺陷，提升三维存储器的性能和良率。相比现有技术，本发明仅需要增加引入一道凹槽的光刻/刻蚀工艺，而无需增加其他额外工艺，与现有工艺制程的兼容性较好，具有实施简便、工艺成本低的显著优势。

请参阅图2和图25，本实施例还提供了一种三维存储器结构，其特征在于，包括：

具有凹槽101的半导体衬底100，在所述半导体衬底中定义有核心区100a和台阶区100b，所述凹槽101位于所述核心区100a，所述凹槽101中依次填充有第二半导体层107和第一半导体层104；

堆叠结构，设于所述半导体衬底100和所述第一半导体层104上，包括交替层叠的栅极层108和隔离层109；所述堆叠结构在所述台阶区100b具有台阶结构；

沟道结构105，贯穿所述堆叠结构、所述第一半导体层和所述第二半导体层，至所述半导体衬底100内；

栅线隙结构106，位于所述核心区100a的部分贯穿所述堆叠结构和所述第一半导体层104并接触所述第二半导体层107。

作为示例，如图25所示，所述第一半导体层104和所述第二半导体层107包括掺杂多晶硅层。

作为示例，如图11所示，将所述核心区与所述台阶区的交界处定义为交界区；在交界区还形成有虚设沟道结构105d；所述虚设沟道结构105d贯穿所述堆叠结构至所述半导体衬底100内。

作为示例，如图25所示，所述三维存储器结构还包括金属连接结构。所述金属连接结构的具体结构可以参考前文制备方法所述。在所述阵列晶圆的表面还形成有金属连接层119和钝化层120。所述金属连接层119连通阵列晶圆表面暴露的各个导电结构，并在钝化层120的开口区域形成焊垫结构。此外，将所述半导体衬底100所在晶圆定义为阵列晶圆1，所述三维存储器结构还包括与所述阵列晶圆1键合的控制晶圆2。

实施例二

本实施例提供了一种三维存储器结构，与实施例一的区别在于，实施例一中的三维存储器的沟道结构的源极接触通过半导体衬底100上的第二背面通孔100f形成的导电结构从衬底背面电性引出，其电性连接结构包括金属连接层和暴露区域形成的焊垫结构；而在本实施例中，三维存储器的沟道结构的源极接触通过半导体衬底从正面电性引出，其电性连接结构仅包括焊垫结构。

具体地，如图26所示，在本实施例中，三维存储器的沟道结构305通过第二半导体层307电性连接半导体衬底，并进一步从其正面通过导电柱结构313电性引出至下方的控制晶圆。与实施例一相比，本实施例中，阵列晶圆表面的钝化层320所保护的金属连接层319并不直接与半导体衬底电性连接。

本实施例的其他实施方案与实施例一相同，此处不再赘述。

实施例三

本实施例提供了一种三维存储器结构，与实施例一的区别在于，在本实施例中，在阵列晶圆和控制晶圆的表面都会形成电性连接结构，所述电性连接结构包括金属连接层和焊垫结构。

具体地，如图27所示，在本实施例中，在下方的阵列晶圆的表面所形成的金属连接层419完全被钝化层420所覆盖保护，不会形成焊垫结构。而在上方的控制晶圆的表面，部分金属连接层519在钝化层520的开口位置形成焊垫结构。本实施例能够在阵列晶圆和控制晶圆两侧都形成电性连接结构，提高了器件设计的灵活性。

本实施例的其他实施方案与实施例一相同，此处不再赘述。

实施例四

本实施例提供了一种三维存储器结构，其与实施例三的区别类似于实施例二与实施例一的区别。在本实施例中，三维存储器的沟道结构的源极同样通过半导体衬底从其正面电性引出，其电性连接结构仅包括焊垫结构。

具体地，如图28所示，在本实施例中，三维存储器的沟道结构605通过第二半导体层607电性连接半导体衬底，并进一步从其正面通过导电柱结构613电性引出至上方的控制晶圆。因此，相比实施例三，本实施例中无需引入实施例三中阵列晶圆一侧的金属连接层419和钝化层420，仅需在控制晶圆的表面形成金属连接层619及钝化层620以形成焊垫结构。

本实施例的其他实施方案与实施例三相同，此处不再赘述。

综上所述，本发明提供了一种三维存储器结构及其制备方法，所述制备方法包括如下步骤：提供具有凹槽的半导体衬底，在所述半导体衬底中定义核心区和台阶区，所述凹槽位于所述核心区；在所述凹槽中依次形成牺牲层和第一半导体层；在所述半导体衬底和所述第一半导体层上方形成堆叠结构，在所述核心区形成贯穿所述堆叠结构至所述半导体衬底内的沟道结构；所述堆叠结构在所述台阶区具有台阶结构；形成贯穿所述堆叠结构的栅线隙沟槽，所述栅线隙沟槽在所述核心区的部分贯穿所述堆叠结构至所述牺牲层；去除所述牺牲层，并填充第二半导体层；在所述栅线隙沟槽中形成栅线隙结构。本发明通过在核心区形成具有牺牲层、隔离介质层和第一半导体层的凹槽，在堆叠结构的栅线隙沟槽刻蚀过程中平衡核心区与台阶区的刻蚀速率差异，防止因核心区的刻蚀速率过快而导致的刻蚀损伤缺陷，提升三维存储器的性能和良率。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。