堆叠中介层结构及相关微电子装置组合件、方法及电子系统与流程
优先权主张
本申请案主张2019年12月16日申请的针对“堆叠中介层结构、包含所述中介层结构的微电子装置组合件及制造方法及相关电子系统(stackedinterposerstructures,microelectronicdeviceassembliesincludingsame,andmethodsoffabrication,andrelatedelectronicsystems)”的序列号为16/715,242的美国专利申请案的申请日期的权益。
本文揭示的实施例涉及堆叠中介层结构及包含此类堆叠中介层结构的微电子装置组合件以及制造此类结构及组合件的方法。更特定来说，本文揭示的实施例涉及包括堆叠中介层结构的组合件，每一中介层包括半导体材料及并入用于可操作地耦合到堆叠中介层结构的微电子装置之间的相互高带宽通信的接口功能，涉及并入堆叠中介层结构的此类微电子装置的组合件，涉及此类结构及组合件的制造方法及相关电子系统。
背景技术：
例如ic(集成电路)组合件的许多形式的微电子装置包含多个半导体裸片(在本文中也称为“裸片”)或通过中介层彼此物理及电连接的此类裸片的组合件。在一些情况下，中介层上的此组合件可称为“多芯片封装”或“mcp”。在一些实施例中，中介层可包含经配置以在组合件内的多个裸片中的两者或更多者之间建立互连的重布结构(在所属领域中有时称为“重布层”或“rdl”，如下文进一步论述)，并且还促进电及机械附接到其它装置(例如，印刷电路板，例如母板或其它更高层级封装)。
此rdl可包含一或多个电介质层，每一电介质层支撑导电材料的层级，其界定导电迹线及通路，所述通路延伸通过相应电介质层，以直接或间接地与一或多个半导体裸片上的相应触点连接及/或与rdl的其它层中的通路连接，以将裸片触点重布到中介层上或内的其它位置。
中介层可用包含非有机材料(例如半导体材料，例如硅(通常称为“硅中介层”))或任何一(或多种)有机材料(通常称为“有机中介层”)的核心结构构成。术语“半导体中介层”在本文中用于标识包括(例如，具有由其形成的核心)半导体材料的中介层，所述半导体材料可为元素材料(例如，硅、锗、硒等，如所属领域的技术人员知晓)，化合物半导体材料(例如，砷化镓、砷化铟镓，也如所属领域的技术人员知晓)。术语“非有机中介层”用以标识由非有机材料形成的核心，所述非有机材料可为例如半导体材料、玻璃材料及/或陶瓷材料。本文出于提供实例的目的，将以硅中介层的形式描述所揭示半导体中介层的实施例。
在常规处理下，有机中介层往往更具弹性，因此更能抵抗由物理或热应力导致的破裂或其它损坏。然而，对于物理或热应力的抵抗在某种程度上被有机中介层抵消，有机中介层通常具有与附接到中介层的半导体裸片或裸片组合件的热膨胀系数(“cte”)显著不同的cte，因此易于在裸片附接件处产生物理应力。另外，用于形成有机中介层的商业上可行的技术在提供小于约10/10μls的线间隔方面遇到困难。这个当前实际限制相对于在制造最先进的半导体裸片时采用的常规硅处理中可实现的特征间距留下显著尺寸间隙。因此，用于形成有机中介层的当前商业可行的工艺无法匹配将期望地附接到中介层的半导体裸片的最小接触间隔，从而在微电子装置组合件所需的基板面方面施加不希望的约束并且需要不希望的长信号路径。
此外，中介层性能特性对于实施一些高带宽应用正变得越来越重要。本文揭示的微电子组合件的一个实例包含一或多个高带宽存储器(hbm)装置与处理器之间的高带宽通信。尽管每一存储器装置可为个别半导体裸片，但变得越来越普遍的是每一存储器装置包括通过穿硅通路(tsv)及裸片间导电元件(例如可操作地耦合到tsv的铜柱)互连的多个(例如，四个、八个、十二个、十六个等)存储器裸片的竖直堆叠。在一些情况下，堆叠进一步包含可操作地耦合的逻辑裸片，其也可被特性化为控制器或接口裸片。为获得此类多芯片存储器装置的全部性能益处，相关联处理器必须能够通过处理器与多裸片存储器装置之间的用于数据、命令及控制信号的高速并行通信通道并行存取互连的存储器裸片的多个部分。
为满足此类高速并行通信的设计标准，其包含(但不限于)最小化导电迹线电阻及迹线间电容，预计中介层需要小于5/5μls并且优选为约2/2μls或更小的更紧密线间隔(“l/s”)。半导体中介层(例如硅中介层)可经配置以提供此l/s能力，因为其可采用常规半导体裸片制造方法来制造。
尽管基于半导体材料的中介层的使用解决了上述问题，但如上所述，在hbm装置的实施方案中，常规做法是在每一hbm装置的存储裸片的堆叠与中介层之间采用离散接口裸片。此方法增加制造及组装成本，延长信号路径，并增加hbm装置组合件的高度。
除上述关于使用半导体(例如，硅)材料实施中介层的合意性考虑之外，利用半导体材料还可促进某些处理器类别(例如图形处理单元(gpu))的成本及大小的减小。已经提出gpu设计单片集成呈静态随机存取存储器(sram)的形式的高速缓冲存储器。不幸的是，此方法将遭受要求在gpu中并入tsv的困扰，但sram高速缓冲存储器的制造需要与gpu制造中所采用的明显不同的过程序列。另外，由于sram的存储器组件结构，它可在gpu中消耗不希望的空间量。例如中央处理单元(cpu)、控制器及所谓的芯片上系统(soc)的其它处理器以及其它主机装置也可能遭受高速缓冲存储器电路系统与处理器电路系统制造技术的某种程度的尴尬集成。
技术实现要素：
在实施例中，一种堆叠中介层结构包括第一中介层，其包括：第一核心，其包括半导体材料；第一重布结构，其包括在所述第一核心的侧上方的多个重布层(rdl)；及第一组穿硅通路(tsv)，其从所述第一重布结构延伸通过所述第一核心到所述第一核心的相对侧；及第二中介层，其包括：第二核心，其包括半导体材料；第二重布结构，其包括在所述第二核心的侧上方的多个重布层(rdl)；第二组穿硅通路(tsv)，其从所述第二重布结构延伸通过所述第二核心到所述第二核心的相对侧。所述第一重布结构及所述第二重布结构通过所述第一组tsv及所述第二组tsv中的至少一者可操作地耦合。
在实施例中，一种微电子装置组合件包括堆叠中介层结构，其包括多个互连中介层，每一中介层具有半导体核心及在其一侧上的重布结构；至少一个主机装置及至少一个存储器装置，其安装在所述多个互连中介层中的一者的重布结构上并且可操作地耦合到所述多个互连中介层中的一者的重布结构；及所述堆叠中介层结构的电路系统，其可操作地耦合所述至少一个主机装置及所述至少一个存储器装置并延伸到所述堆叠中介层结构与所述至少一个主机装置及所述至少一个存储器装置相对的侧以用于连接到较高层级封装。
在实施例中，一种中介层包括硅核心，其包括；在所述硅核心的作用表面上方的有源电路系统及无源电路系统中的至少一者；重布结构，其包括位于所述有源电路系统及所述无源电路系统上方的至少四个重布层(rdl)；及穿硅通路(tsv)，其可操作地耦合到至少所述重布结构并延伸通过所述硅核心到其与所述重布结构相对的侧。
在实施例中，一种堆叠中介层结构包括两个中介层，一个中介层堆叠在另一中介层之上，并且各自具有包括多个重布层(rdl)的重布结构，所述重布结构通过延伸通过所述两个中介层中的至少一者的半导体核心的tsv可操作地耦合；所述两个中介层中的一者的所述重布结构，其经配置用于可操作地耦合到主机装置及存储器装置；及所述两个中介层中的每一者的所述重布结构，其包括不同导电路径，所述导电路径经配置为组合地可操作地耦合以协作地充当包括所述两个中介层的组合数目个多个重布层的单个重布结构。
在实施例中，一种电子系统包括输入装置、输出装置，所述电子系统进一步包括：处理器装置及至少一个存储器装置，其可操作地耦合到包括半导体核心的中介层的重布结构，所述中介层的所述重布结构至少通过从所述中介层的所述重布结构延伸通过所述半导体核心到其与所述重布结构相对的侧的穿硅通路(tsv)可操作地耦合到另一中介层的另一重布结构，所述输入装置及所述输出装置通过所述另一中介层的导电路径可操作地耦合到所述处理器。
在实施例中，一种方法包括提供两个中介层，其各自具有包括在半导体核心上方的多个重布层(rdl)的重布结构，所述重布结构的多个重布层(rdl)的导电路径协作地经配置以充当由所述两个中介层的总数目个重布层(rdl)组成的单个重布层；及通过延伸通过所述半导体核心中的至少一者的tsv电连接所述两个中介层的所述重布层(rdl)的所述导电路径。
附图说明
图1a是根据本发明的实施例的包含呈处理器的形式的主机装置及安装到堆叠中介层结构的多个存储器装置的微电子组合件的示意性透视图；
图1b是包含多个存储器装置及支撑在堆叠中介层结构上及可操作地耦合堆叠中介层结构的处理器的图1a的微电子装置组合件的示意性俯视图；
图1c是根据本发明的实施例的图1a及图1b的微电子装置组合件的示意性侧视图，描述具有安装到具有在其相反侧上用于连接到较高层级封装的导电元件的层压衬底的堆叠中介层结构的图1a及1b的组件；
图1d是根据本发明的实施例的图1a及图1b的微电子装置组合件的示意性侧视图，描述不具有层压衬底、下中介于具有在与微电子装置相对的其侧上用于连接到较高层级封装的导电元件的堆叠中介层结构的图1a及图1b的组件；
图1e是包含堆叠在集成在中介层内的接口电路系统区段上的多个存储器裸片的呈hbm立方体形式的图1a的存储器装置的示意性透视图；
图2是根据本发明的实施例的包括半导体核心的中介层的侧截面示意图；
图3a到3c分别是具有半导体核心的两个协作地配置的中介层的示意性侧视图，两个中介层堆叠在一起形成堆叠中介层结构，并且微电子装置组合件包括根据本发明的实施例的存储器装置及主机装置；
图3d到3f分别是具有半导体核心的两个协作地配置的中介层的示意性侧视图，两个中介层堆叠在一起形成堆叠中介层结构，并且微电子装置组合件包括根据本发明的实施例的存储器装置及主机装置；
图4是根据本发明的实施例的并入堆叠中介层结构的微电子装置组合件的实施例的示意图；
图5是根据本发明的实施例的具有半导体核心及并入逻辑结构的中介层的实施例的实例截面的简化横截面表示；及
图6根据本发明的实施例的并入微电子装置组合件的电子系统的框图。
具体实施方式
本发明的实施例涵盖堆叠中介层结构，所述中介层结构的中介层可协作地经配置用于组合地有效提供此高带宽通信，同时减少制造及组装成本并减少组件及组合件大小。并入此类堆叠中介层结构的微电子装置组合件以及用于制造此类组合件的方法可提供降低成本、提高良率及增强性能方面的优势。
为解决上述问题而提出的微电子装置组合件的一个实例将包括主机装置(例如gpu)及包括多个堆叠存储器裸片的存储器装置，例如高带宽存储器装置，其都安装到包括半导体材料(例如，硅)的中介层，其可特性化为“核心”。中介层将又安装及可操作地耦合到层压(例如，有机)衬底，用于通过例如呈由金属材料组成的球、凸块或立柱的形式的离散导电元件将微电子装置组合件连接到较高层级封装。gpu将具有集成sram高速缓冲存储器，其如上文指出那样提出制造问题并使在gpu中使用tsv成为必需。微电子装置组合件将使存储器装置位于接口裸片上方并且可操作地耦合到接口裸片，所述接口裸片可操作地耦合到由中介层承载的电路系统，通过所述中介层，存储器装置的电路系统存储器裸片将与主机装置通信。延伸通过中介层的tsv将又与层压衬底通信，所述层压衬底可能包括由电介质材料分离的多个层级的电路系统，并且所述电路系统将可操作地耦合到在其与中介层相对的侧上离散导电元件以用于连接到外部电路系统。
为解决上述问题而提出的微电子装置组合件的另一实例将采用中介层，所述中介层包括半导体材料(例如，硅)的核心，其中rdl位于所述中介层的相对侧上，每一rdl具有多个(例如，四个或更多个)导电迹线层以满足hbm设计且更特定来说hbmx(也称为hbm2、hbm2e、hbm3及hbm4)设计的高速高容量信号要求，从而并入存储器(即，dram裸片)及呈图形处理器单元(gpu)或中央处理器单元(cpu)的形式的主机的堆叠。针对此类提出设计的应用将包含图形、客户端、服务器、网络及高性能计算。然而，承载背对背rdl的硅中介层的制造提出工艺成本、复杂性及质量控制方面的问题。
揭示包括多个堆叠中介层的半导体(例如，硅)中介层结构，以及包含此类中介层结构的微电子装置组合件，以及制造此类组合件的方法。
以下描述提供特定细节，例如大小、形状、材料组成及定向，以便提供对本发明的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不一定采用这些特定细节的情况下实践本发明的实施例。可结合工业中采用的常规制造技术来实践本发明的实施例。另外，下面提供的描述不形成用于制造hbm装置、硅中介层结构、gpu、cpu或其它处理器，或包含hbm装置、gpu、cpu或其它处理器及硅中介层结构的微电子装置组合件的完整过程流。下面仅详细描述理解本发明的实施例所必需的那些过程动作及结构。形成完整hbm装置、硅中介层结构、gpu、cpu或其它处理器或包含上述内容的微电子装置组合件的额外动作可通过半导体及电子工业领域的一般技术人员已知的常规制造工艺来执行。
本文呈现的图式仅用于说明目的，并不意在是任何特定材料、组件、结构、装置或系统的实际视图。可预期由于例如制造技术及/或公差而导致图式中所描绘的形状的变化。因此，本文描述的实施例不应解释为限于所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为盒形的区可具有粗糙及/或非线性特征，并且说明或描述为圆形的区可包含一些粗糙及/或线性特征。此外，所说明的表面之间的锐角可经修圆，反之亦然。因此，图式中说明的区本质上是示意性的，并且其形状并不意在说明区的精确形状，并且不限制本权利要求书的范围。图式不一定按比例绘制。
如本文所使用，术语“包括”、“包含”、“含有”、“由……特性化”及其语法等效物是包含性或开放性的术语，其不排除额外、未叙述的要素或方法动作，而是还包含更具约束性的术语“由……组成”及“基本上由……组成”及其语法等效物。如本文所使用，关于材料、结构、特征或方法动作的术语“可”指示预期将其用于实施本发明的实施例，并且此术语优先于更具约束性的术语“是”使用以便于避免应排除或必须排除可与其组合使用的其它、可兼容材料、结构、特征及方法的任何暗示。
如本文所使用，术语“纵向”、“竖直”、“横向”及“水平”是参考在其中或其上形成一或多个结构及/或特征的衬底(例如，基础材料、基础结构、基础构造等)的主平面，并且不一定由地球引力场界定。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是基本垂直于衬底的主平面的方向。衬底的主平面由衬底的与衬底的其它表面相比具有相对较大面积的表面界定。
如本文所使用，为便于描述，可使用例如“在……下面”、“在……之下”、“下”、“底部”、“在……之上”、“在……上方”、“上”、“顶部”、“前部”、“后部”、“左”、“右”及类似者的空间相对术语来描述如图式中所说明的一个元件或特征与另一元件或特征的关系。除非另有说明，否则空间相对术语意在涵盖除图式中描绘的定向之外的材料的不同定向。举例来说，如果图式中的材料颠倒，那么描述为在其它元件或特征“上方”或“之上”或“上”或“顶部上”的元件将定向为在其它元件或特征“之下”或“下面”或“下方”或“底部上”。因此，取决于其中使用术语的上下文，术语“在……上方”可涵盖之上及之下两个定向，这对于所属领域的一般技术人员来说是显而易见的。可使材料以其它方式定向(例如，旋转90度、颠倒、翻转)，并相应地解释本文所使用的空间相对描述语。
如本文所使用，单数形式“一”及“所述”也意在包含复数形式，除非上下文另外明确指示。
如本文所使用，术语“经配置”及“配置”是指至少一个结构及至少一个设备中的一或多者以预定方式促进结构及设备中的一或多者的操作的大小、形状、材料组成、定向及布置。
如本文所使用，参考给定参数、性质或条件的术语“基本上”在所属领域的一般技术人员将理解的程度上意指并且包含给定参数、性质或条件在一定程度的差异下得到满足，例如在可接受公差内得到满足。通过实例的方式，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可至少90.0％得到满足，至少95.0％得到满足，至少99.0％得到满足，或甚至100.0％得到满足。
如本文所使用，参考特定参数的数值的“约”或“大约”包含数值及与数值的偏差程度，所述偏差程度将被所属领域的一般技术人员理解为在特定参数的可接受公差内。举例来说，参考数值的“约”或“大约”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内，在从数值的97.5％到102.5％的范围内，在从数值的99.0％到101.0％的范围内，在从数值的99.5％到100.5％的范围内，或在从数值的99.9％到100.1％的范围内。
如本文所使用，术语“层”及“膜”意指并包含驻留在结构上的材料的层级、片材或涂层，所述层级或涂层在材料的部分之间可为连续的或不连续的，并且其可为共形的或非共形的，除非另有指示。
如本文所使用，术语“衬底”意指并包含在其上形成额外材料的基底材料或构造。衬底可为半导体衬底，在支撑结构上的基底半导体层，金属电极或在其上形成有一或多种材料、层、结构或区的半导体衬底。半导体衬底上的材料可包含(但不限于)半导体材料、绝缘材料、导电材料等。衬底可为常规硅衬底或包括半导体材料层的其它块状衬底。如本文所使用，术语“块状衬底”意指并且不仅包含硅晶片，而且还包含绝缘体上硅(“soi”)衬底，例如蓝宝石上硅(“sos”)衬底及玻璃上硅(“sog”)衬底，基底半导体基础上的硅的外延层，以及其它半导体或光电材料，例如硅锗、锗、砷化镓、氮化镓及磷化铟。衬底可经掺杂或未经掺杂。
如本文所使用，术语“包括”、“包含”、“含有”、“由……特性化”及其语法等效物是包含性或开放性的术语，其不排除额外、未叙述的要素或方法步骤，而且还包含更具约束性的术语“由……组成”及“基本上由……组成”及其语法等效物。
如本文所使用，关于材料、结构、特征或方法动作的术语“可”指示预期将其用于实施本发明的实施例，并且此术语优先于更具约束性的术语“是”使用以便于避免应排除或必须排除可与其组合使用的其它、可兼容材料、结构、特征及方法的任何暗示。
以下描述及图式充分说明特定实施例，以使所属领域的技术人员能够对其进行实践。其它实施例可并入结构、逻辑、电气、过程及其它改变。一些实施例的部分及特征可被包含在其它实施例的部分及特征中或代替其它实施例的部分及特征。权利要求书中阐述的实施例涵盖所述权利要求书的所有可用等效物。
如下面更详细描述的，说明书描述包括多个竖直堆叠的中介层的堆叠中介层结构的各种实施例。实施例包含堆叠中介层的各种配置，堆叠的每一中介层包含例如硅核心的半导体核心并且在其一侧上承载重布结构。在实施例中，重布结构包含多个个别重布层。在一些实施例中，可实施多个个别重布层，以在通过中介层连接的微电子装置之间提供高带宽通信能力。
另外，说明书描述电路元件的并入，其包含可形成在中介层中的有源及无源电路元件。在一些实施例中，有源及无源电路元件将至少部分形成在半导体核心中。在一些实例中，电路元件可具有在半导体核心内形成的一或多个主体以及在半导体核心上方形成的材料结构中形成的一或多个主体。
现在更详细参考图式，并且特定参考图1a到1e。图1a描绘微电子装置组合件100的实施例的简化表示，微电子装置组合件100包含处理器102及多个存储器装置104a、104b、104c、104d，其连接到堆叠中介层106a及106b的组合件，每一中介层106a及106b根据本文描述的配置中的一或多者包含半导体材料(例如，硅)。
如对于所属领域的技术人员将显而易见的是，处理器102可为处理器(例如，中央处理单元(cpu)、图形处理单元(gpu)、控制器)、芯片上系统(soc)或某种其它形式的主机装置的多个配置中的任一者。存储器装置104a、104b、104c、104d可具有相同或不同形式；并且存储器装置中的任一者可为单个裸片或互连存储器裸片的堆叠，如参考图1e更详细论述。图1a的表示将每一存储器装置104a、104b、104c、104d描绘为多个存储器裸片108a到108h的堆叠。在一些实施例中，耦合到堆叠中介层106a及106b的存储器装置104a到104d可全部具有相当高度。现有存储器装置104a到104d的非限制性实例包含jedec标准hbm存储器装置及混合存储立方体(hmc)存储器装置，hbm及hmc组合件两者都包括多个竖直堆叠dram裸片。然而，hmc存储器装置采用配备tsv的逻辑裸片，而hbm存储器装置则没有采用所述逻辑裸片。
处理器102可使用通过至少部分形成在中介层106a及106b内及之间的信号路径传达的信号来与存储器装置104a、104b、104c、104d中的一或多者交换信息。此类信号路径包含消息或传输在从发射组件向接收组件进行传达时可采用的路径。在一些情况下，信号路径可为与至少两个组件耦合的导体，其中所述导体允许电子在至少两个组件之间流动。在一些情况下，信号路径可至少部分形成在无线媒体中，如在针对无线通信(例如，射频(rf)或光学)的情况中。在一些实例中，堆叠中介层106a及106b将耦合到外部结构(例如封装衬底、母板等)以形成较大系统的部分。
在一些应用中，微电子装置组合件100可受益于处理器102与存储器装置104a、104b、104c、104d中的一或多者之间的高速连接。因此，在一些实例中，存储器装置104a、104b、104c、104d中的一或多者将支持具有每秒数兆兆字节(tb/s)的带宽需求的应用、过程或处理器。此类应用可包含在存储器与需要高带宽的处理器或其它逻辑装置之间的串行器/解串器(“serdes”)。在可接受能量预算内满足此带宽约束可能在某些背景下带来挑战。
存储器装置104a、104b、104c、104d以及中介层106a及106b可经配置使得存储器装置104a、104b、104c、104d中的存储单元与处理器102之间的信号路径与材料性质、操作环境、组件布局及应用所允许的那样短。举例来说，存储器装置104a、104b、104c、104d可为在主机装置及存储阵列之间具有点对点连接的无缓冲存储器装置。在其它实例中，将存储器装置104a、104b、104c、104d与处理器102耦合的数据通道可包括点对多配置，其中处理器102的一个引脚与至少两个存储器阵列(其可位于相同或不同存储器裸片108a到108h及/或存储器装置104a到104d中)的对应引脚耦合。
许多中介层可经形成以具有经配置以与多个装置(例如，在图1a的实例中，处理器102及存储器装置104a到104d)中的每一者互连的多个触点阵列。出于本描述的目的，所描绘装置中的每一者在相应安装位点处耦合到中介层106a；并且在每一安装位点处中介层106a包含一或多个触点阵列，其经布置及配置以接合处理器102及存储器装置104a到104d中的每一者上的互补触点阵列。第二中介层106b堆叠在中介层106a下方，并且与中介层106a协作充当用于在处理器102、存储器装置104a到104d及较高层级封装之间的信号通信的单元。
图1b描绘图1a的微电子装置组合件100的一种实施方案的俯视图，且图1c描绘示意性侧视图。如所展示，存储器装置104a到104d在处理器102的横向相对侧上位于中介层106a上的外围位点处，处理器102在此例子中包括例如gpu。任选地，并且如在图1b中的虚线中所展示，在处理器102的边界内，呈sram140的形式的高速缓冲存储器已制造在中介层106a的硅的作用表面上方以驻留在处理器102下方，并且通过由中介层106a在硅的作用表面上方承载的后段工艺(beol)结构b(图1c)的电路迹线将处理器102可操作地耦合到存储器装置104a到104d，通过协作地配置及可操作地耦合的中介层106b到存储器装置104a到104d并且到微电子装置组合件100外部的电路系统。然而，此存储器配置对于本发明的实施例的实施不是必不可少的，并且如上所述，高速缓冲存储器可被并入gpu或驻留在gpu下方。beol结构b包括多个层，其各自包括电介质材料及导电迹线的层级，各种导电层级竖直互连，如所属领域的一般技术人员所知晓，并且可充当重布结构，如下文进一步描述。同样如图1b中所展示，在邻近每一存储器装置104a到104d的边界的虚线中，接口电路系统区段120a到120d已制造在中介层106a的硅的作用表面上方以分别直接驻留在存储器装置104a到104d中的每一者的位置之下，并且通过beol结构b的导电迹线将存储器装置104a到104d可操作地耦合到处理器102。中介层106a的电路系统可操作地耦合到中介层106b的电路系统，其又可任选地通过延伸通过中介层106a及106b的tsv耦合到层压衬底106l的电路系统，层压衬底106l的电路系统可操作地耦合到离散导电元件110以用于连接到更高层级封装。中介层106b包含通过beol处理制造并包括多个重布层(rdl)的重布结构，每一rdl包括电介质材料及导电迹线的层级，导电迹线通过tsv可操作地耦合到beol结构b的导电路径。
图1d描绘图1a的微电子装置组合件100的另一实施方案的侧视图。如在图1d中所描绘，层压衬底从组合件省略，代替地，中介层106b可操作地耦合到离散导电元件110以用于连接到更高层级封装。每一中介层106a、106b包含包括多个重布层(rdl)的重布结构rs，每一rdl包括电介质材料及导电迹线的层级。在一个实施例中(未在图1d中指示)，中介层106b的重布结构rs背向中介层106a，并在凸块下金属化(ubm)上承载离散导电元件110，如所属领域的一般技术人员所知晓。在另一实施例中并且如在图1d中所展示，中介层106b的重布结构rs面对中介层106a，并且用于连接到更高层级封装的离散导电元件110可操作地耦合到通过中介层106b的半导体材料的核心从重布结构rs延伸的tsv以用于连接到更高级别封装。
在图1a到1d的实施例中，对于所属领域的一般技术人员将显而易见的是，将呈sram的形式高速缓冲存储器任选地放置成紧靠gpu并直接在gpu之下减少信号长度及延时，同时减轻gpu的原本将消耗宝贵的基板面的sram负担并简化处理器设计。
图1e描绘适于作为存储器装置104a到104d用于图1a的微电子装置组合件100中的实例存储器装置118。作为实例，存储器装置118包含竖直堆叠及互连的八个个别存储器裸片108a到108h。如前所述，存储器装置118可仅包括单个存储芯片，或任何其它数目个堆叠存储器裸片，例如两个存储器裸片、四个存储芯片及/或多于八个存储器裸片，例如十二、十六、三十二或六十四个存储器裸片。
用于形成竖直互连的一种实例结构包含多个穿硅通路(“tsv”)。尽管采取的术语“穿硅通路”(“tsv”)从字面上暗示延伸通过硅主体的通路，但所述术语常规上在所述领域中用以指代延伸通过不仅硅且不仅半导体的竖直互连件，而且也延伸到延伸通过其它材料的竖直互连件。所述术语在本文以更广泛含义使用，并且如本文使用并不意味着所描述通路可仅延伸通过硅主体。
每一存储器裸片108a到108h包含可编程以存储不同逻辑状态的多个存储器单元。举例来说，每一存储器单元可经编程以存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片可使用一或多种不同的存储技术来存储数据，其包含dram、sram、铁电ram(feram)、电阻性ram(rram或reram)、相变存储器(pcm)、3dxpointtm存储器、nand快快闪存储器储器、norflash存储器或所属领域的技术人员已知的其它存储器技术，及/或其组合。
在例如118的存储器装置中，所有堆叠存储器裸片可实施第一存储器技术(例如，dram)；或替代地，堆叠存储器裸片中的一或多者可包含与第一存储器技术不同的不同存储技术的存储器单元。替代地，任何以上类型的存储器装置可组合地堆叠在存储器装置118内。
另外，存储器装置118描绘其中堆叠存储器裸片堆叠在中介层106a的接口电路系统区段120a到120d之上的配置。接口电路系统区段120可为许多不同配置中的任一者，并且当存在时，可实施与堆叠在相关联接口电路系统区段120a到d上的存储器装置104a到104d的存储器裸片的操作或管理有关的逻辑功能。接口电路系统区段120a到120d与中介层106a及中介层106b的其它电路系统介接，以及通过beol结构b(图1c)与处理器102介接。在一些实施例中，最下存储器裸片108a将包含触点126，其可例如包括导电柱或微凸块，以用于与相关联接口电路系统区段120a到120d介接。在许多实例中，触点126将以一或多个阵列布置，所述阵列经配置以接合包括中介层106a的接口电路系统区段120a到120d的触点128的相应装置安装位点。
在一些实例中，竖直互连存储器裸片108a到108h可通过tsv的阵列互连，所述tsv的阵列基本线性地及竖直地延伸通过堆叠存储器裸片108到108h(尽管不一定通过最上堆叠存储器裸片108h)，如在122a、122b、122c、122d、122e处所描绘。在许多替代配置中的一者中，通过个别裸片的一些tsv可被交叉连接以交错通过堆叠存储器裸片的竖直连接。举例来说，在一个此类实施例中，如所描绘，导电路径可在堆叠内的交替裸片中的tsv路径之间交替，如在导电路径122f到122g中在124处示意性地描绘。也可实施其它更复杂的交错导电路径。在一些实例中，导电路径中的一或多者将连接到堆叠存储器裸片中的每一者，而在其它实例中，竖直导电路径可仅电连接以与堆叠存储器裸片的子集中的其它电路系统通信。举例来说，在存储器装置118的上下文中，一些tsv可直接延伸通过最下存储器裸片108a到108d，而无需与其它电路系统连接；并且仅与堆叠存储器裸片108e-108h的上半部中的电路系统形成电互连。在其它实例中，tsv可仅与存储器裸片的堆叠内的交替裸片形成电连接。
另外，个别存储器裸片108a到108h或其一部分可各自含有多个分区(如在存储器裸片108h上的130a到130h处所指示)。存储器裸片108a到108h中的一些或全部可类似地被分区。这些分区(或其某个子集)可通过上文论述的竖直连接与堆叠中其它存储器装置的对应分区竖直互连，从而形成可独立操作的存储器单位。在一些实例中，存储单位可包含两个或更多个竖直对准分区；并且在一些实例中，可包含来自堆叠中的所有存储器裸片的竖直对准分区。如在分区130a中所指示，每一分区可进一步细分为多个存储体或其它细分，例如个别存储器通道。作为一个实例，四个存储体(如在132a到132d处所指示，定义四个存储体)形成在分区130a内，其中每一存储体包含另外细分单元，例如表示个别存储器通道(通常在134处指示)。在一些实例中，这些进一步细分将以与针对分区所描述的相同的方式竖直互连，以包含堆叠中多个或全部存储裸片中的存储器的部分，其接着可作为群组来操作。
现在参考图2，图式描绘适用于实施包括存储器及主机装置(例如处理器)的组合件的本发明的实施例的中介层200的实施例的简化横截面表示。中介层200包含半导体核心，出于本实例的目的，将其描述为具有延伸通过硅核心202的多个tsv204的硅核心202。如所属领域的技术人员知晓，tsv204各自包含导电结构，通常是金属，其在将导电结构与周围硅隔离的绝缘体内延伸。通过利用硅核心202，tsv可以比当前有机中介层技术可实现的更紧凑间隔来布置。在一些实例中，举例来说，tsv可以40μm或更小的间距布置，例如大约20μm的间距。在许多实例中，tsv的至少一些部分的间距将被定大小以匹配半导体裸片或耦合到中介层200的其它装置的接触间距。在此类实例中，tsv的接触间距可对应于裸片或耦合到中介层200的其它装置的接触间距。在所描绘实例中，导电层级(指定为m1)在核心202的侧的“上方”延伸，导电层级m1通过相应电介质层级208a(其可包含一或多个电介质材料)与核心202电绝缘。为清楚起见，在本说明书中使用术语“在……上方”，并且其指代材料或层级从核心202相对向外。如所属领域的技术人员将认识到，到核心的一个侧的材料及结构将通常在不同时间形成，在所述时间期间在材料在其上方形成的核心的相应侧将定向地面向上。类似地，术语“在……下方”在本文中使用以表示一结构更靠近核心。
在许多实例中，将对导电层级m1进行图案化以界定导电迹线210，导电迹线210中的至少一些将与相应tsv204互连，如所描绘。一些导电迹线210可不与相应tsv连接，并且可仅提供用于形成在导电层级m1之上的导电迹线的互连。术语“重布层”或“rdl”在行业中在多种背景下有时用以指代多层级结构的单个层级，且有时指代多层级结构自身。在此，为清楚起见，术语“重布层”或“rdl”用以指代支持相应金属层的相应电介质层(如下文论述)；且术语“重布结构”将用以指代作为群组的多个叠加的个别rdl。可使用所属领域的一般技术人员知晓的beol技术来制造如本文所描述的重布结构，并且可在结构及功能上对应于如本文先前关于图1b到1d描述的beol结构b。
第一重布结构214可形成可在核心202的第一侧上方。重布结构214包含多个相应重布层(rdl)。多个rdl中的每一者，在实例中，重布结构214包含四个rdl，尽管rdl的数目不限于此，并且可设想在重布结构中可采用更大数目个rdl(例如六个rdls)以适应电力及偏置(例如，接地)以及信号传输。在重布结构214中，rdl218、220、222、224在核心202的第一侧及形成在其上的金属层m1上方延伸。每一rdl包含相应电介质层级226、228、230、232，每一电介质层级226、228、230、232支撑相应金属(或其它导电材料)层级m2、m3、m4、m5。每一金属层级m1到m5将优选地经图案化以共同形成导电迹线以将安装到中介层200的半导体裸片或其它微电子装置或结构的触点重布到中介层200内的期望位置。当然，如上所述，呈四个rdl的形式的重布层仅作为实例，并且可采用不同数目个rdl。
在一些实例中，所有金属层级m1到m5可由相同金属形成。然而，在其它实例中，最外面金属层级m5将通常形成用于与另一装置的互补接触结构连接(直接或通过互连结构)的表面。在最外面金属层级m5的情况下，层级将形成适于与半导体裸片或其它微电子装置的触点连接的表面。由于这些金属层的不同功能以及金属在形成后可能暴露于潜在的氧化环境，在一些实例中，可由比用于其它层级的金属慢得多地氧化的另一导电材料形成最外金属层级中的一或两者。举例来说，对于其中由铜形成金属层级m1到m4的实例，最外金属层级m5可由铝形成。如对于受益于本发明的所属领域的技术人员显而易见的是，其它导电材料及/或其它金属可用于对应于金属层级m1到m5的导电层级中的一或多者。
在许多实例中，rdl的电介质层级将主要或大部分包括聚酰亚胺化合物。一般来说，与在半导体制造中其它位置使用的其它电介质材料(例如氧化硅(各种形式)、氮化硅等)相比，聚酰亚胺化合物更具弹性，并且更不易破裂。另外，聚酰亚胺材料的形成温度可能低于积层应用中使用的其它材料，借此在中介层200的制造期间将核心202上的应力最小化。
中介层200可进一步包含在核心202的尺寸内形成的电路系统280。在一些实施例中，电路系统280可包含可至少部分地在核心202的体半导体(硅)中形成的无源组件(例如电阻器、电感器、电容器)。在其它实例中，组件可至少部分由沉积在形成在核心202中的凹陷中的材料形成。在一些实例中，无源组件可完全形成在核心的尺寸内。在此类实例中，个别电路元件可通过互连将核心的外部连接到延伸通过核心202，或通过形成为形成在核心202的上表面上方的m1的一部分的一或多个微通路282，及延伸通过在核心202的第一表面上方的电介质层级208a的一或多个tsv。在一些情况下，多个无源组件可彼此连接。举例来说，电阻器及电容器可耦合在一起以形成电阻器/电容器电路。作为一个实例，此电阻器/电容器电路或电感器可经耦合并适于调节在延伸通过重布结构214的rdl层中的一或多者的导电迹线上的信号。
在本发明的实施例中，有源电路组件可位于核心202的尺寸内。包含有源组件的许多形式的电路系统将有利地在核心202的体硅内由一或多个体形成，其中一或多个额外体形成在在核心202上方延伸的材料中。在此类装置的许多形式中，硅核心202的区可通过硅核心202中的浅沟槽隔离而彼此隔离；并且硅核心202的隔离区可相对于硅核心202的剩余硅经掺杂。具体来说，并且如上所述，接口电路系统区段120a到120d可形成在核心202内或上方。另外，如关于图1a到1d描述，呈sram的形式的高速缓冲存储器可至少部分在处理器102的占据面积下方形成在核心202内或上方。
继续参考图2，tsv204从金属层m1延伸通过中介层200的核心202，以用于连接核心202外部的个别电路元件，而且还用于连接金属层m2到m5，及因此到及来自微电子装置的数据、电力及偏置(例如，接地)信号，所述微电子装置例如安装到中介层200及通过触点126(图1e)连接到金属层级m5存储器及处理器。tsv204从金属层级m1延伸通过核心202并通过电介质层208b到与m1相对的另一金属层级m6，金属层级m6包括导电垫216。
仅作为实例，中介层200的半导体材料核心202可具有约50μm或更小的厚度，例如约30μm。tsv204可具有约5μm的直径。有源及无源电路系统280的制造可通过半导体装置制造(例如存储器装置制造)领域中的一般技术人员已知的技术来实现。可通过半导体装置制造领域的一般技术人员已知的beol技术来制造包括多个rdl218、220、222及224的重布结构214。类似地，tsv204可最初以盲孔的形式制造，例如在更大厚度的半导体核心中的深度约为65μm，例如厚度约100μm的部分减薄的晶片，盲端通过核心的减薄而露出，且后侧垫(即，导电垫216)通过毯覆式导电材料沉积及图案化形成在露出端上，以上所有如半导体装置制造领域的一般技术人员所知晓。此类尺寸及处理技术同样适用于本发明的所有中介层实施例。
值得注意的是，可制造另一中介层200以与上文描述中介层200堆叠并连接，以按相同或“反转”定向连接到所述中介层200，并具有不同图案的金属层m1到m5及导电垫216以与其它中介层200堆叠以提供包括八个(8)金属层级的重布层，以及如上文描述的额外无源及有源电路系统，所述无源及有源电路系统可与第一中介层中采用的电路系统相同或不同，堆叠中介层200通过在导电垫216之前延伸的导电元件连接。如果制造第二中介层200以按类似定向(即，重布结构面向相同方向)连接到第一中介层200，那么第二中介层200的导电垫216可用于将组合件连接到更高层级封装，例如母板。当中介层经配置用于在反转定向中使用时，与针对微电子装置的直接连接配置的中介层200不同，反转中介层的重布结构的金属层级m5可配置有导电垫以用于连接到更高层级封装，例如母板，同时金属层级m6用于连接到第一中介层200。在任一实施方案中，通过相应第一及第二中介层200的核心202的tsv的图案也可相同或不同，前提是例如导电垫216可与电路迹线一起用于在具有相互偏移的tsv的第一中介层与第二中介层之间重新路由信号。
通过进一步阐述，并参考图3a到3c，将描述具有面向相同方向的重布结构214的堆叠中介层200及并入其的微电子装置组合件300的第一实施例。为方便起见，先前用图2描述的元件用相同或类似参考数字标识。
参考图3a，包括四个rdl218、220、222、224的第一重布结构配置以及任选地第一无源及有源电路系统配置的第一中介层200d1被描绘为在具有包括四个rdl218、220、222及224的第二重布结构及任选地第二无源及有源电路系统配置的第二重布结构的第二中介层200d2上方。为清楚起见，在所说明的两个中介层中，已省略第一金属层级m1(参见图2)。上中介层200d1包括半导体(例如，硅)核心202，已在其上制造包括四个rdl218、220、222、224的重布结构214。包括无源电路系统、有源电路系统或两者的电路系统280可任选地位于重布结构214下方的核心202内。tsv204从重布结构214延伸通过核心202并通过电介质层级208b到导电垫216。
仍然参考图3a，下中介层200d1包括半导体(例如，硅)核心202，在其上方包括四个rdl218、220、222、224的重布结构214已制造在其上侧上，上中介层200d1及下中介层200d2两者的重布结构214面向相同方向。下中介层200d2的重布结构214的rdl218、220、222、224的导电路径与上中介层200d1的重布结构214的导电路径不同，并且被协作地配置用于信号及任选地电力及接地传输。包括无源电路系统、有源电路系统或两者的电路系统280可任选地位于重布结构214下方的核心202内。tsv204从重布结构214延伸通过核心202并通过电介质层208b到导电垫216。
参考图3b，中介层200d1堆叠在中介层200d2上方，并且通过接合到中介层200d1的导电垫216及中介层200d2的金属层级m5的导电垫的导电元件230物理及电连接到中介层200d2，以形成堆叠中介层结构200s。导电元件230可例如包括在回流工艺中结合到导电垫的焊料覆盖的铜柱、在扩散结合工艺中结合到铜垫的铜柱、回流的焊料球、金立柱凸块、氧化物结合(也称为混合结合)，涉及cu-cu扩散结合及结合线中的氧化物钝化材料的共价结合，或其它合适直接芯片附接技术。可考虑，导电元件230可与插入在中介层200d1与中介层200d2之间的非导电膜(ncf)240，或替代地晶片层级底部填充(wluf)一起使用。
图3c描绘堆叠及互连中介层200d1及200d2的微电子装置组合件300，其包括堆叠中介层结构200s并且具有安装到其的微电子装置且经配置用于连接到更高层级封装。仅作为实例，微电子装置包含安装在微电子装置组合件300的中介层200d1上并可操作地耦合到其高带宽配置的dram裸片的存储器堆叠302。如先前所述，任何合适数目个dram裸片可并入存储器堆叠302中，例如四个、八个、十二个、十六个、三十二个或六十四个dram裸片。如图1a到1d中所描绘，可将一个以上堆叠的存储器裸片及一种以上类型的存储器裸片安装到微电子装置组合件300。处理器304也可被安装在微电子装置组合件300的中介层200d1上并连接到微电子装置组合件300的中介层200d1。处理器304可包括例如图形处理单元(gpu)、中央处理单元(cpu)、控制器或芯片上系统(soc)。存储器堆叠302及处理器304可各自通过例如焊料覆盖的铜柱、扩散结合的导电柱、焊料凸块、微凸块或任何其它合适导电元件306物理地及电气地连接到中介层200d1的金属层级m5的导电垫250。呈例如驻留在中介层200d2的导电垫216上的焊料球的形式的导电元件260可被用于将微电子装置组合件300连接到更高层级封装。在导电元件260的施加及形成之前，可用电介质模塑料囊封组合件300，如所属领域的一般技术人员知晓。
作为进一步阐述，并参考图3d到3f，将描述具有面向相反方向的重布结构的堆叠中介层200及并入其的微电子装置组合件的第二实施例。为方便起见，先前用图2描述的元件用相同或类似参考数字标识。
参考图3d，包括四个rdl218、220、222、224的第一重布结构配置以及任选地第一无源及有源电路系统配置的第一中介层200d1′被描绘为在具有包括四个rdl218、220、222及224的第二重布结构及任选地第二无源及有源电路系统配置的第二中介层200d2′上方。上中介层200d1′包括半导体(例如，硅)核心202，已在其上制造包括四个rdl218、220、222、224的重布结构214。包括无源电路系统、有源电路系统或两者的电路系统280可任选地位于重布结构214下方的核心202内。tsv204从重布结构214延伸通过核心202并通过电介质层208b到导电垫216。
仍然参考图3d，下中介层200d2′包括半导体(例如，硅)核心202，在其上方包括四个rdl218、220、222、224的重布结构214已制造在其下侧上，使得中介层200d1′及200d2′的重布结构214面向相反方向。下中介层200d2的重布结构214的rdl218、220、222、224的导电路径与上中介层200d1的重布结构214的导电路径不同，并且被协作地配置用于信号，及任选地电力及接地传输。包括无源电路系统、有源电路系统或两者的电路系统280可任选地位于重布结构214上方的核心202内。tsv204从重布结构214延伸通过核心202并通过电介质层208b到导电垫216。
参考图3e，中介层200d1′堆叠在中介层200d2′上方，并且通过接合到中介层200d1′的导电垫216及中介层200d2′的导电垫216的导电元件230物理及电连接到中介层200d2，以形成堆叠中介层结构200s′。导电元件230可例如包括在回流工艺中结合到导电垫的焊料覆盖的铜柱、在扩散结合工艺中结合到铜垫的铜柱、回流焊料球、金立柱凸块、氧化物结合(也称为混合结合)，涉及cu-cu扩散结合及结合线中的氧化物钝化材料的共价结合，或其它合适直接芯片附接技术。可考虑，导电元件230可与插入在中介层200d1′与中介层200d2′之间的非导电膜(ncf)240或替代地晶片层级底部填充(wluf)一起使用。值得注意的是，中介层200d1′及200d2′的(且因此堆叠中介层结构200s′的)重布结构214中的导电路径可不同于中介层200d1及200d2的(且因此堆叠中介层结构200s的)重布结构214中的那些导电路径不同，连接堆叠中介层200的tsv204的数目、间隔及图案中的一或多者也将不同。类似地，无源及有源电路系统的类型、数目及位置可在堆叠中介层结构200s及200s′之间有所不同。
图3f描绘堆叠及互连中介层200d1′及200d2′的微电子装置组合件300′，其具有安装到其微电子装置且经配置用于连接到更高层级封装。仅作为实例，微电子装置包含安装在组合件300′的中介层200d1′上并可操作地耦合到其的高带宽配置的dram裸片的存储器堆叠302。如先前所述，任何合适数目个dram裸片可并入存储器堆叠302中，例如四个、八个、十二个、十六个、三十二个或六十四个dram裸片。如图1a到1d中所描绘，可将一个以上堆叠的存储器裸片及一种以上类型的存储器裸片安装到微电子装置组合件300。处理器304也可被安装在组合件300的中介层200d1′上并连接到组合件300的中介层200d1′。处理器304可包括例如图形处理单元(gpu)、中央处理单元(cpu)，控制器或芯片上系统(soc)。存储器裸片302及处理器304可各自通过例如焊料覆盖的铜柱、扩散结合的导电柱、焊料凸块或任何其它合适导电元件306物理地及电气地连接到中介层200d1′的金属层级m5的导电垫250。呈例如驻留在中介层200d2′的金属层级m5的导电垫270上的焊料球的形式的导电元件260可被用于将微电子装置组合件300′连接到更高层级封装。在导电元件260的施加及形成之前，可用电介质模塑料囊封组合件300′，如所属领域的一般技术人员知晓。
在分别关于图3a到3c及图3d到3f中的每一者描绘及描述的实施例中，包含在包括堆叠中介层结构200s及200s′的两个堆叠中介层的每一协作组合中的迹线、通路及有源电路系统(如果存在)及无源电路系统(如果存在)的电路系统经设计以充当单个中介层，例如具有核心的单个中介层，其中重布结构在核心的相对侧上且通过延伸通过核心并在重布结构之间延伸的导电通孔可操作地耦合。然而，本发明的堆叠中介层设计的实施例采用已经用于制造半导体晶片内及半导体晶片上的有源及无源电路系统以及在晶片作用表面上的呈多个rdl的形式的重布结构的技术，制造起来更容易且成本更低。另外，利用本发明的实施例可在增加良率的同时提高产量。
针对一些实例，将期望形成在重布结构214中具有相同数目个多个rdl的堆叠中介层200。如本文稍后所论述，在一些实例中，对称结构也可能有益于在多个导电通道中传送信号(例如，在一些实例中，其中第一导电通道至少部分通过在第一重布结构214中的金属层级m2到m5来实施，且第二导电通道至少部分通过在第二重布结构214的金属层级m2到m5来实施)。此外，在每一中介层200上可存在不相等数目个rdl，并且个别rdl可具有不同于其它rdl的竖直尺寸。此外，可设想在其中并入堆叠中介层的组合件的高度限制不是问题的例子中，两个以上中介层200可以各种协作配置及定向堆叠。另外，可预期相应中介层的rdl可经工程设计以最小化中介层的翘曲，并且图3a到3c的实施例可造成堆叠中介层的任何翘曲(即，在相同方向上的翘曲)的镜像来最小化中介层核心内的应力。
现在参考图4，图式描绘堆叠中介层结构400的实例配置的框图表示，堆叠中介层结构400包含可根据本文的描述形成的实例任选电路元件部分。堆叠中介层结构400类似于图1a的中介层106a及106，其中堆叠的上中介层的上表面界定金属化，金属化经配置以形成用于四个存储器装置的处理器接口402a、402b、402c、402d，作为可操作地耦合到位于处理器404的占据面积下方的sram410并且额外地经配置用于与其它装置的外部通信的处理器接口的部分。每一处理器接口402a、402b、402c、402d可通过呈sram410的形式的高速缓冲存储器在存储器装置与处理器之间传达数据、命令及控制信号，到及通过延伸到对应于如关于图1a到1e描述的接口电路系统区段120a、120b、120c、120d的四个存储器接口408a、408b、408c、408d的相应通信通道406a、406b、406c、406d。用于每一处理器接口402a、402b、402c、402d的金属化的特定配置以及存储器接口408a、408b、408c、408d的触点可适于期望配置，例如可由标准化口指示。
配置中介层以包含有源及/或无源电路组件的能力促进在中介层内形成例如接口电路系统区段120a到120d的逻辑结构及/或额外结构，例如呈sram410的形式的高速缓冲存储器，以简化将此类电路组件并入待用堆叠中介层结构400的中介层形成的微电子装置组合件。除例如sram410的高速缓冲存储器之外，另一形式的存储器412可形成在核心202内或上方，例如仅作为实例，dram、铁电随机存取存储器(feram)、相变存储器(pcm)，3dxpointtm存储器、nand快闪存储器、nor快闪存储器、电阻式随机存取存储器(reram或rram)或所属领域的技术人员知晓的其它存储器类型及/或其组合。
另外，除接口电路系统区段120a到120d的逻辑结构之外的逻辑结构可形成在堆叠中介层结构400的中介层中。此类逻辑结构可呈现场可编程门阵列(fpga)414或其它类型的逻辑416的形式。另外，可在堆叠中介层结构400的中介层中形成如可用以调谐或修整电路或启用或停用电路组件(例如熔丝或反熔丝)的配置电路系统。此外，如先前论述，还可形成无源电路组件420，例如(举例来说)用以调节横越堆叠中介层结构400的中介层的信号的组件。
为使框图表示清楚起见，描绘环绕处理器404但与处理器404偏移的不同电路组件。然而，将此类电路组件并入堆叠中介层结构400的中介层中的能力促进将电路组件放置在堆叠中介层结构400的内的期望位置中，例如将呈410的形式的高速缓冲存储器放置在处理器404及接口电路系统区段120a到120d的占据面积下方，如在图1b、1c及1d中更好地说明。上文存储器、逻辑或配置电路系统中的任一者可通过连接到堆叠中介层结构400的上中介层的相对侧并且适用于其下中介层的tsv来通信。
因此，堆叠中介层结构400以示意性形式描绘可并入堆叠中介层的组合的各种特征，例如分别为堆叠中介层200d1及d2以及堆叠中介层200d1′及200d2′。在每一例子中，展示为在图4中的单个层级上的各种电路组件可分布在每一两个中介层堆叠中介层结构200s、200s′的两个协作重布结构214当中，且有源及无源电路系统可制造在堆叠中介层结构200s、200s′的一或两个核心202上以与重布结构214的电路系统及与延伸通过相应核心202的tsv204组合操作。
先前标识将逻辑门及存储器并入所描述中介层的结构中。如所描述，针对许多此类结构，特别是包含有源组件的那些结构，可希望在中介层核心的硅中的形成组件的一或多个主体，其中组件的一或多个主体形成在形成在核心上方的材料中。将参考图5论述将此有源组件及相关结构并入中介层核心的结构的实例方式。
图5描绘包含电路元件的实例中介层500的一部分，所述电路元件包含如先前参考图2的中介层200论述的逻辑栅极。图5描绘形成在硅核心522之上的逻辑结构502。为了清楚起见，已放大包括rdl层532、534、536及538的金属层级m2到m5的重布结构的层级，逻辑结构502及其组件也已被放大。在所描绘实例中，逻辑结构502包含耦合晶体管504、506。每一晶体管504、506包含通过掺杂硅核心522的选定区而形成的源极/漏极区508、510、512。在待形成此类晶体管栅极的一些实例中，可希望去除形成在硅核心522上方的电介质层级520的至少一部分，以便形成在514处指示的另一电介质材料，其经优化以形成用于晶体管的栅极氧化物。在逻辑门外部的区中，电介质层级520可保持完整。在一些实例中，例如通过形成浅沟槽隔离(如在硅核心522内的516处所指示)来隔离硅核心522的邻近一或多个电路组件的部分是有利的。晶体管504、506的形成可包含在栅极氧化物514上方形成一或多个导电栅极材料524、526(例如(举例来说)掺杂多晶硅)；及用间隔物来隔离栅极的侧壁，如所描绘。此外，如先前论述，电路系统之间的电连接可采用一或多个导电层级(例如逻辑区内的一或多种逻辑金属(lm)材料)来进行。为提供在其上形成先前描述的rdl的平坦表面，其中如在实例中，电路组件在硅核心522的表面之上延伸，绝缘材料530(例如teos)可形成在逻辑电路系统之上并被平坦化。在核心522的相对侧上，导电垫542通过tsv540连接到上文描述的电路系统。
并入根据本发明的实施例的堆叠中介层结构的微电子装置组合件300、300′可用在本发明的电子系统的实施例中。举例来说，图6是根据本发明的实施例的说明性电子系统600的框图。电子系统600包含根据本发明的实施例制造的至少一个电子装置。电子装置可包括(例如)存储器装置602，其包括本文先前描述的微电子装置组合件300、300′中的一或多者的实施例，例如包括dram裸片的堆叠的hbm组合件。电子系统600可进一步包含呈处理器装置604的形式的主机装置，例如(举例来说)并入微电子装置组合件300、300′中的gpu、cpu、控制器、fpga或soc。电子系统600可进一步包含一或多个输入装置606，用于由用户将信息输入到电子系统600中，例如(举例来说)鼠标或其它指向装置、键盘、触摸板、按钮或控制面板。电子系统600可进一步包含一或多个输出装置608，用于向用户输出信息(例如，视觉或音频输出)，例如(举例来说)监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置606及输出装置608可包括单个触摸屏装置，其既可用以向电子系统600输入信息，也可用于向用户输出视觉信息。输入装置606及输出装置608可与微电子装置组合件300、300′中的处理器装置604及存储器装置602中的一者或两者电通信。
电子系统600可为计算机、服务器、膝上型计算机、笔记本计算机，具有wi-fi或蜂窝功能的平板计算机，例如
在实施例中，一种堆叠中介层结构包括第一中介层，其包括：第一核心，其包括半导体材料；第一重布结构，其包括在所述第一核心的侧上方的多个重布层(rdl)；及第一组穿硅通路(tsv)，其从所述第一重布结构延伸通过所述第一核心到所述第一核心的相对侧；及第二中介层，其包括：第二核心，其包括半导体材料；第二重布结构，其包括在所述第二核心的侧上方的多个重布层(rdl)；第二组穿硅通路(tsv)，其从所述第二重布结构延伸通过所述第二核心到所述第二核心的相对侧。所述第一重布结构及所述第二重布结构通过所述第一组tsv及所述第二组tsv中的至少一者可操作地耦合。
在实施例中，一种微电子装置组合件包括堆叠中介层结构，其包括多个互连中介层，每一中介层具有半导体核心及在其一侧上的重布结构；至少一个主机装置及至少一个存储器装置，其安装在所述多个互连中介层中的一者的重布结构上并且可操作地耦合到所述多个互连中介层中的一者的重布结构；及所述堆叠中介层结构的电路系统，其可操作地耦合所述至少一个主机装置及所述至少一个存储器装置并延伸到所述堆叠中介层结构与所述至少一个主机装置及所述至少一个存储器装置相对的侧以用于连接到更高层级封装。
在实施例中，一种中介层包括硅核心，其包括；在所述硅核心的作用表面上方的有源电路系统及无源电路系统中的至少一者；重布结构，其包括位于所述有源电路系统及所述无源电路系统上方的至少四个重布层(rdl)；及穿硅通路(tsv)，其可操作地耦合到至少所述重布结构并延伸通过所述硅核心到其与所述重布结构相对的侧。
在实施例中，一种堆叠中介层结构包括两个中介层，一个中介层堆叠在另一中介层之上，并且各自具有包括多个重布层(rdl)的重布结构，所述重布结构通过延伸通过所述两个中介层中的至少一者的半导体核心的tsv可操作地耦合；所述两个中介层中的一者的所述重布结构，其经配置用于可操作地耦合到主机装置及存储器装置；及所述两个中介层中的每一者的所述重布结构，其包括不同导电路径，所述导电路径经配置为组合地可操作地耦合以协作地充当包括所述两个中介层的组合数目个多个重布层的单个重布结构。
在实施例中，一种电子系统包括输入装置、输出装置，所述电子系统进一步包括：处理器装置及至少一个存储器装置，其可操作地耦合到包括半导体核心的中介层的重布结构，所述中介层的所述重布结构至少通过从所述中介层的所述重布结构延伸通过所述半导体核心到其与所述重布结构相对的侧的穿硅通路(tsv)可操作地耦合到另一中介层的另一重布结构，所述输入装置及所述输出装置通过所述另一中介层的导电路径可操作地耦合到所述处理器。
在实施例中，一种方法包括提供两个中介层，其各自具有包括在半导体核心上方的多个重布层(rdl)的重布结构，所述重布结构的多个重布层(rdl)的导电路径协作地经配置以充当由所述两个中介层的总数目个重布层(rdl)组成的单个重布层；及通过延伸通过所述半导体核心中的至少一者的tsv电连接所述两个中介层的所述重布层(rdl)的所述导电路径。
尽管已经结合图式描述某些说明性实施例，但所属领域的一般技术人员将认识并了解，由本发明涵盖的实施例不限于本文明确展示及描述的那些实施例。而是，可在不背离由本发明涵盖的实施例的范围的情况下对本文描述的实施例进行许多添加、删除及修改，例如下文主张的那些，包含合法等效物。另外，来自一个所揭示实施例的特征可与另一所揭示实施例的特征组合，同时仍然被涵盖在本发明的范围内。
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