半导体器件及用于制造半导体器件的方法、掩模板系统与流程

本申请涉及半导体领域，更具体的，涉及一种半导体器件及用于制造半导体器件的方法、以及一种掩模板系统。

背景技术：

在信息时代，数据的存储是非常重要的事情。各种类型的存储器被不断设计出来。例如，人们追求提升存储器的存储密度，进而三维与非型闪存(3dnandflash)得到了越来越广的应用。

在制造三维与非型闪存时，通常包括堆叠出堆叠结构。将堆叠结构刻蚀出台阶，进而堆叠结构包括核心区(gbarea)和台阶区(ssarea)。

对于堆叠数较多的堆叠结构而言，需要进行两次刻蚀，以在堆叠结构的核心区中制造下沟道孔和上沟道孔，上沟道孔需要和下沟道孔套刻(ovl)对准。而且，在形成下沟道孔和上沟道孔的时候，还要在台阶区进行刻蚀，以形成虚拟沟道孔(dch)，虚拟沟道孔需要对应于台阶，以保证字线对准栅极层。此外，堆叠结构中间隔堆叠的牺牲层转化为栅极层的过程需要以上沟道孔为基准，堆叠结构的顶部的牺牲层转化为顶部选择栅的过程也需要以上沟道孔为基准。

导电通道柱(ct)需要与上沟道孔、台阶和虚拟沟道孔套刻对准，以保证实现存储功能，防止与相邻的结构干涉、并用于与上部的互联层电连接。但是现有的工艺在制造闪存时，会不断地改进和提升，而新的工艺可能引起闪存的整体结构的应力变化。闪存应力的变化会导致不同层的结构漂移，很难保证套刻精度。因此，对于加工上述结构的工序中所使用的掩模板(mask)，需要进行掩模板校正等操作以保障在应力变化后，ct依旧与其下侧的结构套刻对准。

对新的闪存结构的数据收集以及对新掩模板的验证通常需要长达三至四个月的时间，这极大地阻碍了研发的快速推进。此外，由于每次有新的工艺加入生产之中，都要将这个过程重新进行一次，因此给进行中的项目的未来进度带来很大的不确定性，使得项目的风险变大。

技术实现要素：

本申请公开的各个方面以及各个方面包括的实施例用于解决或部分解决现有技术中的上述或者其它一些不足。

在本申请的一个方面中，提供了一种半导体器件，该半导体器件包括：衬底；设置在所述衬底上的堆叠结构；导电通道层，设置在所述堆叠结构上，并包括多个导电通道；以及重布线层。其中，重布线层设置于所述导电通道层上，并包括与所述导电通道一一对应的多个重布导电部；互连层，位于所述重布线层上，其中，所述重布导电部包括在所述堆叠结构的堆叠方向上相对设置的第一端面和第二端面，所述导电通道于所述第一端面与所述重布导电部电连接，所述重布导电部在与所述堆叠方向垂直的方向上延展，所述第二端面包括相对于所述导电通道偏移的原位连接区，所述互连层于所述原位连接区与所述重布导电部电连接。

在一个实施方式中，所述互连层包括：原位触点柱，与所述重布导电部电连接于所述原位连接区；以及原位互连部，设置于所述原位触点柱上并与所述原位触点柱电连接。

在一个实施方式中，所述半导体器件还包括多个沿所述堆叠方向贯穿所述堆叠结构的沟道结构；在所述多个导电通道中形成有导电通道柱，所述导电通道柱包括：至少一个第一导电通道柱，与对应的所述沟道结构电连接，并在与所述堆叠方向垂直的方向相对所述沟道结构偏移。

在一个实施方式中，所述堆叠结构包括交替堆叠的栅极层和绝缘层，并形成有台阶区，其中，所述栅极层包括未被所述堆叠结构中的其它层覆盖的台阶面；所述导电通道柱包括：与所述台阶面一一对应并电连接的至少一个第二导电通道柱。

在一个实施方式中，所述多个导电通道柱包括至少一个第三导电通道柱，所述栅极层包括与所述第三导电通道电连接的选择栅层。

在一个实施方式中，上述的半导体器件还包括：虚拟沟道结构，贯穿所述导电通道层和所述堆叠结构的所述台阶区。

在本申请的另一个方面中，提供了一种用于制造半导体器件的方法，所述方法包括：在所述衬底上由叠绝缘层和牺牲层堆叠形成堆叠结构；在所述堆叠结构上形成包括多个导电通道的导电通道层；以及在所述导电通道层上形成重布线层，所述重布线层包括与所述导电通道一一对应的多个重布导电部，其中，所述重布导电部包括在所述堆叠结构的堆叠方向上相对设置的第一端面和第二端面，所述导电通道于所述第一端面与所述重布导电部电连接，所述重布导电部在与所述堆叠方向垂直的方向上延展，所述第二端面包括相对于所述导电通道偏移的原位连接区。

在一个实施方式中，还包括在重布线层上形成互连层，互连层于原位连接区与重布导电部电连接。

在本申请的另一个方面中，提供了一种用于制作半导体器件的掩模板系统，掩模板系统包括：导电通道孔掩模板，包括多个用于形成半导体器件的导电通道孔的导电通道孔图案；重布线层掩模板，包括与多个导电通道孔图案一一对应的多个重布导电部图案，其中，重布导电部图案在水平方向上延展并包括与导电通道孔图案偏移的原位连接区；沟道孔掩模板，包括用于形成半导体器件的沟道孔的沟道孔图案，其中，在沟道孔掩模板与导电通道孔掩模板对齐后，沟道孔掩模板的图案和多个导电通道孔图案之间无漂移；以及互连层掩模板，包括用于形成所述半导体器件的互连层的互连层图案。

本申请的实施方式提供的半导体器件，可基于现有的掩模板制造，制造成本低。该半导体器件还能够适应新工艺造成的内部应力变化，具有合格的电学性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的半导体器件的示意性剖视图；

图2是根据本申请的第一重布导电部的俯视图；

图3是根据本申请实施方式的半导体器件的示意性结构图；

图4是图3中的部分a的局部放大图；

图5是根据本申请实施方式的制造半导体器件的方法的示意性流程图；

图6是根据本申请实施方式的在制作过程中的半导体器件的俯视图；

图7是图6的a-a处的剖视图；

图8是根据本申请实施方式的导电通道掩模板的图案的示意性结构图；

图9是根据本申请实施方式的再布线层掩模板的图案的示意性结构图；

图10是根据本申请实施方式的沟道掩模板的图案的示意性结构图；以及

图11是根据本申请实施方式的台阶掩模板的图案的示意性结构图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一导电通道柱也可被称作第二导电通道柱。反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，沟道孔的尺寸、导电通道孔的尺寸等并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。本文中使用上、下、竖直、水平等是为了描述方便，而非对本申请的使用方向或放置姿态的限定。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

根据本申请实施方式的半导体器件可包括：衬底、设置在衬底上的堆叠结构、设置在堆叠结构上并包括多个导电通道的导电通道层、设置于导电通道层上并包括与导电通道一一对应的多个重布导电部、以及重布线层。该半导体器件还可包括位于重布线层上的互连层。重布导电部包括在堆叠结构的堆叠方向上相对设置的第一端面和第二端面。导电通道在第一端面与重布导电部电连接，重布导电部在与堆叠方向垂直的方向上延展。第二端面包括相对于所述导电通道偏移的原位连接区，其中，互连层于原位连接区与所述重布导电部电连接。

图1示出了根据本申请上述实施方式的半导体器件1的剖视结构。具体地，图1是沿堆叠结构的堆叠方向示出的剖视图。沟道结构200可沿堆叠方向贯穿堆叠结构，并可沿堆叠方向贯穿导电通道层300(参考图3)而形成有导电通道柱301～304。如图1所示，这些导电通道柱中可包含有第一导电通道柱301、第二导电通道柱302和第三导电通道柱303。半导体器件1具有在水平方向上划分的核心区11(在本文中还称为“非台阶区”)和台阶区12。第一导电通道柱301可位于核心区11处，第二导电通道柱302和第三导电通道柱303可位于台阶区12处。

如图1所示，半导体器件1需要不断升级，进而会在部分工序中尝试新工艺，然而经常会因为新工艺导致的应力变化造成半导体器件1中的部分结构漂移。例如原工艺状态下，沟道结构200的顶面位置在第一原位区域200a处，第一导电通道柱301的位置也在第一原位区域200a处。具体地，沟道结构200和第一导电通道柱301可以同心设置，当然也可能在第一原位区域200a处有一些误差，二者在水平截面内的形态可以近似圆形。第一触点柱501也位于第一原位区域200a处，并与原工艺状态下的沟道结构200及第一导电通道柱301同心设置。

在形成本申请提供的半导体器件1时，该半导体器件1中的沟道结构200和第一导电通道柱301的实际位置如图，二者之间可具有偏移。然而，待与第一导电通道柱301电连接的第一原位触点柱501的位置依旧在第一原位区域200a处。

本申请提供的半导体器件1中的重布线层400包括与第一导电通道柱301对应的第一重布导电部401。第一重布导电部401在竖直方向上设置于第一导电通道柱301和第一触点柱501之间。

参考图2，第一重布导电部401在水平方向上延展，其于图2中不可见的下端即第一端面，第一端面与第一导电通道柱301电连接，第一重布导电部401的可见的上端即第二端面4010，第二端面4010包括相对第一导电通道柱301偏移的第一原位连接区4011。第一原位连接区4011是第一重布导电部401的第二端面4010的一部分区域，第一原位连接区4011的位置与第一原位区域200a重合。第一重布导电部401适于通过第一原位连接区4011与仍位于第一原位区域200a的第一原位触点柱501电连接。

在另一方面，本申请提供的半导体器件1中的重布线层400可包括与第二导电通道柱302对应的第二重布导电部402。由于堆叠结构10和导电通道层300二者各自在核心区11和台阶区12处的结构都有所不同，因此台阶区12处的第二导电通道柱302与核心区11处的第一导电通道柱301的漂移方向和漂移距离可能略有不同。示例性地，第二重布导电部402与第一重布导电部401的形态可以相同。第二重布导电部402的下端与第二导电通道柱302电连接，其上端包括相对第二导电通道柱302而偏移的第二原位连接区。第二重布导电部402通过第二原位连接区与位于第二原位区域302a处的第二触点柱502电连接。

此外，第三导电通道柱303在原工艺状态下的位置是第三原位区域303a。本申请实施方式中的第三导电通道柱303通过第三重布导电部403与位于第三原位区域303a的第三原位触点部503电连接。

新工艺所带来的应力变化很难预测，不过通常会有一个趋势，比如朝向一个方向，或者朝半导体器件1整体的中心(此时核心区11内和台阶区12内可具有各自的应力趋势方向)。图1中的各沟道结构200以及各导电通道柱301-303都向右漂移，且二者间还可有进一步的偏差。因此重布线层中的重布导电部401～404通常沿一个方向延展。示例性地，第一重布导电部401的延展长度例如为100nm。

在本申请提供的半导体器件1中，通过设置一层重布线层，使得已经漂移原位区域的导电通道柱301～304能够和位于原位区域的待连接件电连接，例如第一导电通道柱301和第一原位触点柱501电连接。避免了现有制造工艺中的长时间的数据收集和掩模板验证，并且避免了多道工序所使用的掩模板的数据再输出(re-tapeout)，本申请提供的半导体器件1的制造成本低，项目周期短，继而便于推进工艺的革新，降低制造半导体器件1的风险并实现性能的提升。

如图3所示，半导体器件1中的堆叠结构100包括绝缘层110和栅极层120。示例性地，堆叠结构100包括叠置的多个子堆叠结构。

绝缘层110和栅极层120在衬底700的上侧沿竖直方向交替堆叠。当总的堆叠层数较少时，可以一次堆叠；当总的堆叠层数较多时，可以分两次或更多次堆叠出来。堆叠结构100具有在水平面上划分的核心区11和台阶区12。栅极层120在台阶区12处具有未被绝缘层110覆盖的台阶面121。

核心区处的沟道结构200贯穿堆叠结构100。沟道结构200和堆叠结构100可用于实现存储功能。通常会设置较多的沟道结构200和堆叠结构100，进而通过导电通道柱301～304与电路电连接，以被控制、选择、读取或存储数据。

导电通道层300的材质可与绝缘层110的材质相同。导电通道层可包括填充部320和填充绝缘层310。填充绝缘层310设置于堆叠结构100的核心区11处的上侧，可以与填充部320一体制作，也可以是与最上层的绝缘层一体制作。填充部320设置于堆叠结构100的台阶区12处的上侧，填充部320的上端可以与堆叠结构100的上端齐平。

导电通道层300中贯穿有至少一个导电通道柱301～304。导电通道柱301～304用于传输电路信号，通常竖直设置于导电通道层300中，其上端由导电通道层300的上端露出，其下端由导电通道层300的下端露出并与沟道结构200或栅极层120电连接。图4为图3中a处的放大图。参考图4，第一导电通道柱301柱与沟道结构200电连接，并与第一重布导电部401电连接于第一重布导电部401的第一端面4020。第一重布导电部401还包括第二端面4010，第二端面4010包括与第一导电通道柱301偏移的第一原位连接区4011。第一原位触点柱501与第一重布导电部401电连接于第一原位连接区4011。

示例性地，栅极层120包括选择栅层121。选择栅层121可以是顶部选择栅，也可以设计为底部选择栅。第三导电通道柱303用于与选择栅层121电连接。第三导电通道柱303可以设置于台阶区12。但也可以是一些其它的设置方式，例如通过侧面引出第三导电通道柱303等。

示例性地，该半导体器件1还包括共源线800。导电通道层300中设置有第四导电通道柱304，重布线层400包括第四重布导电部404。共源线800通过第四导电通道柱304与第四重布导电部404电连接。

栅极层120包括选择栅层121。选择栅层121可以是顶部选择栅，也可以设计为底部选择栅。第三导电通道柱303用于与选择栅层121电连接。第三导电通道柱303可以设置于台阶区12。但也可以是一些其它的设置方式，例如通过侧面引出第三导电通道柱303等。

在示例性实施方式中，台阶区12处还设置有虚拟沟道结构600。虚拟沟道结构600通常沿竖直方向同时贯穿导电通道层300和堆叠结构100，用于在制造过程中加强堆叠结构100的强度。虚拟沟道结构600通常在制造沟道结构200的同时制造出来，具有与沟道结构200相似的具体构造，只是通常不接入电路。参考图1，其偏移重布线层400设置于导电通道层300的上侧，包括与至少一个导电通道柱301～304一一对应的至少一个重布导电部401～404。

示例性地，还包括设置于重布线层400的上侧的互连层500。互连层内可包括多层介电层，在每层介电层内通过例如刻蚀的方式实现电路，电路可包括多层互连和多层触点柱。在重布线层400之下的各种结构因为部分新工艺而导致漂移的时候，互连层500可以不变。

具体地，互连层500可包括原位触点柱501～504和原位互连。原位触点柱501～504可贯穿地设置于互连层500的最下一层介电层中，继而与对应的重布导电部401～404电连接于重布导电部401～404上端的原位连接区。一层原位互连设置于原位触点柱501～504的上侧并与原位触点柱501～504电连接。互连层500内的电路可根据需要在未背离本申请的教导下而设计。

如图5所示，本申请还提供一种用于制造半导体器件的方法1000。如图5所示，方法1000可包括：

步骤s101，在衬底上由叠绝缘层和牺牲层堆叠形成堆叠结构；

步骤s102，在堆叠结构上形成包括多个导电通道的导电通道层；以及

步骤s103，在导电通道层上设置重布线层，重布线层包括与导电通道一一对应的多个重布导电部，其中，每个重布导电部具有在堆叠方向的第一端面和第二端面，第一端面与导电通道电连接，重布导电部在与堆叠结构的堆叠方向垂直的方向上延展，以使第二端面包括相对于导电通道偏移的原位连接区。

下面将分别对上述各个步骤进行描述。

在步骤s101中，在衬底上交替堆叠绝缘层和牺牲层形成堆叠结构100(图5和图6)。可使堆叠结构形成台阶区和非台阶区。示例性地，可通过蚀刻堆叠结构中的绝缘层和牺牲层形成台阶区。此外，在台阶区处，牺牲层的上端包括未被堆叠结构中的其它层覆盖的牺牲台阶面。在非台阶区还可形成贯穿堆叠结构的沟道结构。

在步骤s102中，可在堆叠结构的非台阶区形成沟道孔。当堆叠结构100中的层数过多时，在形成沟道孔时具有困难。可以设置堆叠结构100包括n个堆叠子结构，其中，n大于等于2。例如堆叠结构100包括第一堆叠子结构100a和第二堆叠子结构100b的堆叠结构100。可采用以下方法来形成堆叠结构100：

在衬底上交替地堆叠绝缘层和牺牲层以形成第k个堆叠子结构，k＝2,3,4…n-1。

在第k个堆叠子结构形成至少一个子沟道孔,并在至少一个子沟道孔中形成填充牺牲层。

在第k个堆叠子结构上进一步堆叠绝缘层和牺牲层，以形成第k+1个堆叠子结构。

此外，可在第n个堆叠子结构的非台阶区处形成与第k个堆叠子结构一一对应的至少一个第n子沟道孔。

然后，去除堆叠结构中的填充牺牲层。去除填充牺牲层后，使n个堆叠子结构中的对应的n个子沟道孔构成了沟道孔，进而用于形成沟道结构。堆叠结构的制造方法可以不同，包括正接、反接等方式，也会造成应力表现的不同。本申请提供的方法1000可以很好地适应采取不同工艺、尤其是采取新工艺时的制造项目。

在沟道孔的内壁沿径向向内依次形成阻挡层、电荷捕获层、隧穿层及沟道层，并可在沟道层的内孔中填充电介质，以形成沟道结构(在本文中还被称为“沟道柱”)。沟道结构中的沟道层用于与外部电连接。此外，还可在堆叠结构的上侧形成侧导电通道层。在堆叠结构的台阶区处的上侧还可堆积氧化物形成填充部，其中填充部的上端与堆叠结构的上端齐平。此外，还可在堆叠结构的台阶区处形成虚拟沟道孔，并在虚拟沟道孔中形成虚拟沟道结构。然后，去除牺牲层以生成栅层间隙，并在栅层间隙中沉积导电材料而形成栅极层。接着，贯穿导电通道层形成与沟道结构或栅极层电连接的至少一个导电通道柱。

如图6和图7所示的在制造过程中的半导体器件1，可选地，形成相对沟道结构200偏移的第一导电通道孔3011，其中，第一导电通道孔3011贯穿导电通道层300并截止于沟道结构200。可选地，在导电通道层300形成第二导电通道孔3021，其中，第二导电通道孔3021贯穿导电通道层300并截止于栅极层120。可选地，当栅极层包括控制栅极层121，例如顶部选择栅时，方法1000还包括：在导电通道层形成第三导电通道孔3031，其中，第三导电通道孔3031贯穿导电通道层300并截止于控制栅极层121。可选地，形成相对共源线800偏移的第四导电通道孔3041，其中，第四导电通道孔3041贯穿导电通道层300并截止于共源线800。

进一步地，可在导电通道孔中沉积钨或其化合物等导电材料来形成导电通道柱。

在步骤s103中，在导电通道层的上侧形成重布线层，具体可以基于现有的制造互连层的工艺，包括光刻、cmp、湿法/干法蚀刻或任何其他合适的工艺。重布线层中包括的与至少一个导电通道柱一一对应的至少一个重布导电部，重布导电部可以通过包括但不限于cvd、pvd、ald、电镀、化学镀或其任何组合等一种或多种薄膜沉积工艺沉积的导电材料形成。每个重布导电部的下端与导电通道柱电连接，以及每个重布导电部在水平方向上延展以使其上端包括相对于导电通道柱偏移的原位连接区。

示例性地，步骤s103还可进一步包括：在导电通道层上形成介电层；在介电层上形成光刻胶层；曝光光刻胶层，使光刻胶层具有与导电通道一一对应的多个重布导电部图形；去除重布导电部图形内的光刻胶，以形成用于刻蚀介电层的重布导电刻蚀槽；刻蚀介电层以形成多个重布导电槽；以及去除光刻胶层。

在一个实施例中，还可在重布导电槽中填充导电材料形成重布导电部，平整化所述介电层和重布导电部。

此外，还可形成包括原位触点柱和原位互连部的互连层，其中原位触点柱与重布导电部电连接于原位连接区，以及原位互连部设置于原位触点柱的上侧并与原位触点柱电连接。互连层可以包括多个堆叠的电介质层。具体地，形成互连层的步骤可包括：

在互连层的第一电介质层形成用于与至少一个导电通道柱一一电连接的至少一个原位触点柱。具体地，可在第一电介质层中刻蚀原位触点孔，再在原位触点孔中沉积导电材料形成原位触点柱。

在互连层的第二电介质层形成位于这些原位触点柱的上侧的原位互连部。原位互连部的材料与原位触点柱可以相同，例如含铜或钨。

如图8至图11所示，本申请还提供一种用于制作半导体器件的掩模板系统，掩模板系统包括：导电通道孔掩模板21，重布线层掩模板22以及沟道孔掩模板23和台阶掩模板24二者中的至少一者。其中，台阶掩模板24通常是一组，每阶台阶可对应有一个掩模板。示例性地，导电通道孔掩模板21、重布线层掩模板22以及沟道孔掩模板23也可以分为多块。例如台阶区12和非台阶区11分别设置一块。

掩模板通常是由石英玻璃作为基底，在基底上面镀有铬层。在制造掩模板时，铬层上涂感光胶，然后把已设计好的电路图形通过电子激光设备曝光在感光胶上，被曝光的区域会被显影出来。进而在铬层上形成电路图案。掩模板上的图案可以是镂空图案也可以是遮挡图案，只需要对应的区域上覆盖的光刻胶设置为正胶或负胶即可。掩模板应用于对集成电路加工中，投影定位后，利用集成电路光刻机对所投影的电路进行光蚀刻。

导电通道孔掩模板21包括多个导电通道孔图案。示例性地以左侧为使用该导电通道孔掩模板21制造半导体器件时的工艺基准，则这些导电通道孔图案可具有第一基准尺寸l1或第二基准尺寸l2。

重布线层掩模板22包括与多个导电通道孔图案一一对应的多个重布导电部图案。其中，重布导电部图案包括与导电通道孔图案对正的原位连接区图案221并在水平方向上延展。具体地，原位连接区图案221可以没有实际的外周边界，仅是重布导电部图案整体中的被完全包容的一部分。重布导电部图案可延展100nm。

图10中，沟道孔掩模板23可只包括非台阶区的沟道孔图案。沟道孔图案具有第一基准尺寸l1。如图11所示，台阶掩模板24的台阶图案可具有第二基准尺寸l2。无论是沟道孔掩模板23还是台阶掩模板24，在使用时都需要与其他掩模板例如导电通道孔掩模板21对齐。具体地，每一套掩模板系统都可以设置有一套工艺基准，可以是定位孔或者定位边等。沟道孔掩模板23的基准或台阶掩模板24的基准与导电通道孔掩模板21的基准对齐后，其图案和多个导电通道孔图案之间无漂移。此外，这些图案基本位于设计位置(可存在允许的制造公差)，例如一个沟道孔图案与一个导电通道孔图案可以为同心圆。

在利用掩模板系统制造半导体器件1时，由于半导体器件1不可避免地会采用多层结构和套刻工艺，通过套刻工艺来使多道掩模板之间对齐。当一个掩模板分为多个子掩模板时，多个子掩模板之间也要套刻对准。例如利用标记对准。标记可以是一些设定好的标准图案，也可以是边界线等。

本申请的各道掩模板中，导电通道孔掩模板21、沟道孔掩模板23和台阶掩模板24需要套刻对准，进而导电通孔图案、沟道孔图案和台阶图案对齐。

由于其他工序可能采用了新工艺，使得利用导电通道孔掩模板21、沟道孔掩模板23和台阶掩模板24制造的半导体器件中，本应对正的各结构之间发生漂移，例如导电通道柱偏移较大，可能无法与待电连接的部件电连接。现有技术通常会设计一整套漂移后的掩模板来适应新工艺。例如需要把图10的沟道孔掩模板23中的沟道孔图案相对于左边界向右漂移，使得沟道孔图案相对于左边界的尺寸大于第一基准尺寸l1。不同图案的漂移尺寸可能不同。例如原本可为同心圆的一个沟道孔图案与一个导电通道孔图案可漂移为偏心的状态。

本申请通过设置重布线层掩模板22，可以在半导体器件中制造出重布线层。当重布线层掩模板22与这些掩模板套刻对准时，重布导电部图案中的原位连接区图案221与这些图案对齐，以使得重布导电部图案中延伸图案222相对这些图案偏移。

进一步地，在实施对应的新工艺时，利用导电通道孔掩模板21、沟道孔掩模板23和台阶掩模板24而形成导电通道、沟道结构和台阶，并利用重布导电部图案形成重布导电部。重布导电部在水平面内延伸，包括由原位连接区图案221形成的原位连接区、和由重布导电部图案中延伸图案222形成的延伸连接区。

在应力的作用下，实际生成的导电通道、沟道结构或台阶在漂移后可以与重布导电部上的延伸连接区对应，其中导电通道可以与延伸连接区电连接。而重布导电部的原位连接区位于原工艺方案的位置，即互连层中的原位触点柱的位置，继而重布导电部通过原位连接区与原位触点柱电连接。

本申请提供的掩模板系统，在用于经常变化的工艺时，避免了对整套掩模板全部重做，节约了时间，节省了成本，提高了生产进度。

示例性地，掩模板系统还包括：上选择栅掩模板、共源线掩模板、虚拟沟道孔掩模板、互连层掩模板。这些掩膜版上的图案也基于原始的工艺基准制造，使得这些图案相对于工艺基准的位置、姿态等没有变化，即相对于工艺基准没有漂移。这些图案相互之间也可无漂移。

上选择栅掩模板可包括第三导电通道孔图案。共源线掩模板可包括第四导电通道孔图案。虚拟沟道孔掩模板可包括虚拟沟道孔图案。沟道掩模板23还可包括上沟道孔掩模板和下沟道孔掩模板。互连层掩模板可包括多个触点柱掩模板和互连部掩模板，触点柱掩模板包括触点柱图案，互连部掩模板包括互连部图案。这些道掩模板的图案也可以不漂移，进而改制成本也将被省下。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。