沟槽栅半导体器件及其制备方法与流程

1.本公开涉及半导体制备技术领域，具体地，涉及一种沟槽栅半导体器件及其制备方法。


背景技术：

2.沟槽栅半导体器件由于具有更小的导通电阻而成为未来的发展方向。然而，以sic mosfet为例，由于sic材料可承受较高的电场强度，以及sic与其栅介质材料之间的介电常数之比较高(例如，与普遍使用的栅介质材料sio2之比，约为2.5)，因此，在sic mosfet器件承受耐压时，其栅介质中电场强度通常较大。
3.在相关技术中，沟槽栅半导体器件通过在沟槽底部形成p型(或n型)屏蔽区，可以有效屏蔽电场以降低栅介质中的电场强度，从而提高产品的长期可靠性。然而，引入的p型(或n型)屏蔽区会与p型(或n型)基区一起构成一个结型场效应晶体管(junction field-effect transistor，jfet)结构，从而增大器件的导通电阻。


技术实现要素：

4.本公开的目的是提供一种简单且可靠性较高的沟槽栅半导体器件及其制备方法。
5.为了实现上述目的，本公开提供一种沟槽栅半导体器件，所述沟槽栅半导体器件从下到上依次包括漏极金属区、第一导电类型的衬底区、第一导电类型的外延区、有源区和源极金属区，其中，所述有源区包括位于沟槽底部的第二导电类型的屏蔽区，且所述第二导电类型的屏蔽区中设置有沟道。
6.可选地，所述有源区包括第一导电类型的第一源极区、第二导电类型的第一接触区、第二导电类型的阱区、绝缘栅介质层和栅极。
7.其中，所述第二导电类型的阱区形成在所述第一导电类型的外延区上，所述绝缘栅介质层位于所述沟槽的内壁，所述绝缘栅介质层分别与所述第一导电类型的第一源极区和所述第二导电类型的阱区接触，在所述沟槽的内壁上，所述栅极覆盖所述绝缘栅介质层，所述第二导电类型的第一接触区形成在所述第二导电类型的阱区上，所述第一导电类型的第一源极区形成在所述第二导电类型的阱区上。
8.所述有源区还包括设置在所述沟槽底部、用于在第二导电类型的屏蔽区中形成沟道的所述第一导电类型的第二源极区和第二导电类型的第二接触区，其中，所述第一导电类型的第二源极区位于所述绝缘栅介质层和所述第二导电类型的屏蔽区之间，以使所述绝缘栅介质层部分地与所述第二导电类型的屏蔽区接触。
9.可选地，所述第二导电类型的屏蔽区中的沟道采用自对准工艺制备。
10.可选地，所述第二导电类型的屏蔽区的掺杂浓度为10
14
cm-3
～10
19
cm-3
。
11.可选地，所述沟道的长度大于0.1μm。
12.本公开还提供了一种沟槽栅半导体器件的制备方法，所述方法包括：
13.在第一导电类型的衬底区上形成第一导电类型的外延区；
14.在所述第一导电类型的外延区上形成有源区，其中，所述有源区包括位于沟槽底部的第二导电类型的屏蔽区，在所述第二导电类型的屏蔽区中设置有沟道；
15.在所述有源区上形成源极金属区；
16.在所述第一导电类型的衬底区下形成漏极金属区。
17.可选地，在所述第一导电类型的外延区上形成有源区，包括：
18.在所述第一导电类型的外延区上依次形成第二导电类型的阱区和第一导电类型的第一源极区；
19.在所述第一导电类型的第一源极区上淀积第一掩膜，并刻蚀形成所述沟槽；
20.在所述沟槽中形成所述第二导电类型的屏蔽区，之后淀积第二掩膜，所述第二掩膜覆盖所述沟槽的底部和内壁；
21.蚀刻所述第二掩膜，形成侧壁，之后在所述沟槽底部形成第一导电类型的第二源极区，以自对准的工艺制备所述第二导电类型的屏蔽区中的沟道，随后去掉所述第一掩膜和所述侧壁；
22.形成覆盖所述沟槽底部和内壁的绝缘栅介质层；
23.在所述沟槽内壁形成栅极；
24.淀积第一绝缘介质隔离层，所述第一绝缘介质隔离层完全填满所述沟槽；
25.进行抛光，以使所述第一导电类型的源极区露出；
26.依次淀积第二绝缘介质隔离层和第三掩膜，并进行蚀刻，以去除暴露的所述第一导电类型的第一源极区，形成第一接触孔部分，并去除暴露的所述第一导电类型的第二源极区，形成第二接触孔部分；
27.在所述第一接触孔部分形成第二导电类型的第一接触区，并在所述第二接触孔部分形成第二导电类型的第二接触区。
28.可选地，在所述沟槽内壁形成栅极，包括：
29.在所述沟槽底部和内壁淀积多晶硅；
30.刻蚀所述多晶硅，以去掉所述沟槽底部的多晶硅，在所述沟槽内壁形成所述栅极。
31.可选地，所述第二导电类型的屏蔽区的掺杂浓度为10
14
cm-3
～10
19
cm-3
。
32.可选地，所述沟道的长度大于0.1μm。
33.通过上述技术方案，在沟槽栅半导体器件的沟槽底部的第二导电类型的屏蔽区中也形成沟道，能够增加导电通道，提高器件的沟道密度，从而有效降低沟槽栅半导体器件的导通电阻。
34.本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
35.附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
36.图1是一示例性实施例提供的沟槽栅半导体器件的结构示意图；
37.图2是另一示例性实施例提供的沟槽栅半导体器件的结构示意图；
38.图3是一示例性实施例提供的沟槽栅半导体器件的制备方法的流程图；
39.图4a-图4p是一示例性实施例提供的沟槽栅半导体器件的制备过程的示意图。
40.附图标记说明
41.100有源区
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112绝缘栅介质层
42.101第一导电类型的衬底区
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113栅极
43.102第一导电类型的外延区
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114第一绝缘介质隔离层
44.103第二导电类型的阱区
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115第二绝缘介质隔离层
45.104第一导电类型的第一源极区
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116第三掩膜
46.105第一掩膜
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117第一接触孔部分
47.106沟槽
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118第二接触孔部分
48.107第二导电类型的屏蔽区
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119第二导电类型的第一接触区
49.108第二掩膜
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120第二导电类型的第二接触区
50.109侧壁
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121源极金属区
51.110注入窗口
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122漏极金属区
52.111第一导电类型的第二源极区
具体实施方式
53.以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
54.如上所述，沟槽栅半导体器件通过在沟槽底部形成p型(或n型)屏蔽区，可以有效屏蔽电场以降低栅介质中的电场强度，从而提高产品的长期可靠性。然而，引入的p型(或n型)屏蔽区会与p型(或n型)基区一起构成一个jfet结构，从而增大器件的导通电阻。发明人想到，可以通过在p型(或n型)屏蔽区中设置沟道来增加器件的沟道密度，从而降低器件的导通电阻。
55.在本公开中，在未作相反说明的情况下，使用的方位词如“上、下”通常是指半导体器件在制作过程中的方向。
56.图1是一示例性实施例提供的沟槽栅半导体器件的结构示意图。如图1所示，沟槽栅半导体器件从下到上可以依次包括漏极金属区122、第一导电类型的衬底区101、第一导电类型的外延区102、有源区100和源极金属区121。其中，有源区100包括位于沟槽底部的第二导电类型的屏蔽区107，且第二导电类型的屏蔽区107中设置有沟道。
57.通常沟槽栅半导体器件的沟道不设置在沟槽底部中，通过上述技术方案，在沟槽栅半导体器件的沟槽底部的第二导电类型的屏蔽区中也形成沟道，能够增加导电通道，提高器件的沟道密度，从而有效降低沟槽栅半导体器件的导通电阻。
58.本领域技术人员可以理解的是，第一导电类型和第二导电类型可以分别为p型和n型，或者也可以分别为n型和p型。
59.图2是另一示例性实施例提供的沟槽栅半导体器件的结构示意图。如图2所示，有源区100可以包括第一导电类型的第一源极区104、第二导电类型的第一接触区119、第二导电类型的阱区103、绝缘栅介质层112和栅极113。
60.具体地，第一导电类型的第一源极区104和第二导电类型的第一接触区119均形成在第二导电类型的阱区103上。第二导电类型的阱区103形成在第一导电类型的外延区102上，第一导电类型的第一源极区104和第二导电类型的第一接触区119可以接触或不接触。
第二导电类型的第一接触区119形成在第二导电类型的阱区103上。第一导电类型的第一源极区104形成在第二导电类型的阱区103上。
61.在图2示出的一个元胞中，第二导电类型的第一接触区119形成在第二导电类型的阱区103的外边缘上。但本领域技术人员可以理解的是，在实际器件中，元胞横向重复排列，因此，第二导电类型的第一接触区119形成在第二导电类型的阱区103的中间。
62.其中，绝缘栅介质层112位于沟槽的内壁，绝缘栅介质层112分别与第一导电类型的第一源极区104和第二导电类型的阱区103接触，在沟槽106的内壁上，栅极113覆盖绝缘栅介质层112。
63.另外，有源区100还可以包括设置在沟槽底部、用于在第二导电类型的屏蔽区107中形成沟道的第一导电类型的第二源极区111和第二导电类型的第二接触区120。其中，第一导电类型的第二源极区111位于绝缘栅介质层112和第二导电类型的屏蔽区107之间，以使绝缘栅介质层112部分地与第二导电类型的屏蔽区107接触。
64.这样，就能够由第一导电类型的第二源极区111、绝缘栅介质层112和第二导电类型的屏蔽区107构成处于沟槽栅半导体器件的沟槽底部的新的沟道。
65.在图2中，沟槽栅半导体器件还可以包括第一绝缘介质隔离层114和第二绝缘介质隔离层115。第一绝缘介质隔离层114处于沟槽的侧面，用于从侧壁端将源极金属区121和栅极113隔离。第二绝缘介质隔离层115用于从上端将源极金属区121和栅极113隔离。
66.在又一实施例中，第二导电类型的屏蔽区107中的沟道采用自对准工艺制备，这样能够有效避免光刻对偏带来的沟道长度波动问题，从而极大地减小沟道长度以节约元胞尺寸，避免了晶圆面积的浪费，同时可以避免因沟道长度波动带来的器件性能波动，如导通电阻波动、阈值波动、短路能力波动。
67.通常，沟道密度的增加会使得器件的短路电流增大。对此，可以降低沟道的饱和电流。因此，可以合理地增大第二导电类型的屏蔽区沟道的长度(例如，大于0.1μm)，或提高沟道表面的掺杂浓度以增大阈值电压，从而降低第二导电类型的屏蔽区沟道的饱和电流，以使器件的短路电流降低。
68.为了达到有效的屏蔽效果，第二导电类型的屏蔽区可以具有较高的掺杂浓度(例如，10
14
cm-3
～10
19
cm-3
)，这正好也有利于降低器件的短路电流。而采用自对准工艺，不仅可以精确控制沟道的长度，还能够合理地调整屏蔽区沟道的长度，从而调整饱和电流，同时自对准工艺还能保持沟道在长度和掺杂上的一致性，避免了部分沟道在长度和掺杂上存在缺陷而导致饱和电流过大。
69.本公开还提供一种沟槽栅半导体器件的制备方法。图3是一示例性实施例提供的沟槽栅半导体器件的制备方法的流程图。如图3所示，该方法可以包括以下步骤。
70.步骤s301，在第一导电类型的衬底区101上形成第一导电类型的外延区102。
71.步骤s302，在第一导电类型的外延区102上形成有源区100，其中，有源区100包括位于沟槽106底部的第二导电类型的屏蔽区107，在第二导电类型的屏蔽区107中设置有沟道。
72.步骤s303，在有源区100上形成源极金属区121。
73.步骤s304，在第一导电类型的衬底区101下形成漏极金属区122。
74.通过上述技术方案，在沟槽栅半导体器件的沟槽底部的第二导电类型的屏蔽区中
也形成沟道，能够增加导电通道，提高器件的沟道密度，从而有效降低沟槽栅半导体器件的导通电阻。
75.图4a-图4p是一示例性实施例提供的沟槽栅半导体器件的制备过程的示意图。在该实施例中，可以包括以下的步骤：
76.1、提供适合于第一导电类型的衬底区衬底101(例如，sic)和第一导电类型的外延区102的参数的晶圆，如图4a所示。第一导电类型的外延区102的参数与器件的耐压需求相关。通常，耐压需求越高，第一导电类型的外延区102的掺杂浓度越低，厚度越厚。第一导电类型的外延区102的掺杂浓度可以在10
13
cm-3
～10
17
cm-3
，厚度可以大于6μm。
77.2、通过注入形成第二导电类型的阱区103，如图4b所示。第二导电类型的阱区103的浓度可以是10
14
cm-3
～10
18
cm-3
，厚度可以大于0.5μm。
78.3、通过注入形成第一导电类型的第一源极区104，如图4c所示。第一导电类型的第一源极区104的浓度可以在10
18
cm-3
～10
21
cm-3
，厚度可以大于或等于0.2μm。
79.4、通过光刻及干法刻蚀形成第一掩膜105，再通过干法刻蚀在第一导电类型的外延区102中形成沟槽106，沟槽106的底部超出阱区103，如图4d所示。第一掩膜105可以是二氧化硅或者氮化硅，厚度可以在0.1μm～3μm。沟槽106深度可以大于0.5μm，宽度可以大于0.5μm。
80.5、在沟槽106底部通过注入形成第二导电类型的屏蔽区107，如图4e所示。第二导电类型的屏蔽区107的掺杂浓度可以比第二导电类型的阱区103高，可以在10
14
cm-3
～10
19
cm-3
，厚度可以大于0.5μm。可以调节表面浓度以调整此处沟道的阈值电压，从而调整饱和电流。
81.6、淀积第二掩膜108，覆盖在衬底表面，以及沟槽106的底部和内壁，如图4f所示。第二掩膜108可以是二氧化硅或者氮化硅，厚度可以大于0.1μm。
82.7、干法刻蚀第二掩膜108，形成侧壁109和注入窗口110，然后在注入窗口110中通过注入形成第一导电类型的第二源极区111，如图4g所示，随后去掉侧壁109和第一掩膜105。即采用了自对准工艺制备第二导电类型的屏蔽区107中的沟道。侧壁109的宽度决定了沟道的长度，沟道的长度可以大于0.1μm。第一导电类型的第二源极区111的浓度可以在10
18
cm-3
～10
21
cm-3
，厚度可以大于或等于0.2μm。可调节侧壁109的宽度以调整此处沟道的长度，从而调整饱和电流。
83.8、在第一导电类型的第二源极区111、第二导电类型的屏蔽区107、沟槽106的内壁和第一导电类型的第一源极区104上形成绝缘栅介质层112，但不填满沟槽，如图4h所示。绝缘栅介质层112可以是二氧化硅，形成方法可以是热氧化，也可以是化学气相沉积或原子层沉积等，厚度可以大于0.01μm。
84.9、淀积多晶硅层，覆盖在绝缘栅介质层112的表面、沟槽底部和内壁，但不填满沟槽，如图4i所示。多晶硅一般是重掺杂的，其方块电阻可以小于100欧姆每方块。
85.10、刻蚀多晶硅层，去掉第一导电类型的第一源极区104上方和沟槽底部的多晶硅，形成栅极113，如图4j所示。栅极113的宽度需完全覆盖第二导电类型的屏蔽区107中沟道的长度，第二导电类型的屏蔽区107中沟道的长度可以大于0.1μm。
86.11、淀积第一绝缘介质隔离层114，如图4k所示。第一绝缘介质隔离层114可以是二氧化硅或者氮化硅。第一绝缘介质隔离层114需完全填满沟槽。
87.12、去掉超出衬底表面的绝缘栅介质层112、多晶硅层以及第一绝缘介质隔离层114，并平坦化，如图4l所示。方法可以采用化学机械抛光。
88.13、淀积第二绝缘介质隔离层115，如图4m所示。第二绝缘介质隔离层115可以是二氧化硅或者氮化硅，厚度可以在0.1μm～3μm。
89.14、淀积掩膜，并通过光刻及干法刻蚀形成第三掩膜116，再干法刻蚀第二绝缘介质隔离层115和第一绝缘介质隔离层114，并继续刻蚀以去除暴露的第一导电类型的第一源极区104，形成第一接触孔部分117，去除暴露的第一导电类型的第二源极区111部分，形成第二接触孔部分118。然后通过在第一接触孔部分117注入形成第二导电类型的第一接触区119，在第二接触孔部分118注入形成第二导电类型的第二接触区120，如图4n所示。第三掩膜116一般可以是二氧化硅或者氮化硅，厚度可以在0.1μm～3μm。第二导电类型的第一接触区119和第二导电类型的第二接触区120的浓度可以在10
18
cm-3
～10
21
cm-3
，厚度可以大于0.2μm。第一接触孔部分117和第二接触孔部分118的宽度可以大于0.1μm。
90.15、在第二绝缘介质隔离层115和第二导电类型的第一接触区119上方淀积正面的源极金属区121，并填满沟槽，如图4o所示。源极金属区121可以是铝，厚度4μm左右。
91.16、淀积背面的漏极金属区122，如图4p所示。漏极金属区122可以是铝，厚度4μm左右。
92.在一实施例中，在图3的基础上，在第一导电类型的外延区102上形成有源区100(步骤s302)可以包括以下步骤：
93.在第一导电类型的外延区102上依次形成第二导电类型的阱区103和第一导电类型的第一源极区104；
94.在第一导电类型的第一源极区104上淀积第一掩膜105，并刻蚀形成沟槽106；
95.在沟槽106中形成第二导电类型的屏蔽区107，之后淀积第二掩膜108，第二掩膜108覆盖沟槽106的底部和内壁；
96.蚀刻第二掩膜108，形成侧壁109，之后在沟槽106底部形成第一导电类型的第二源极区111，以自对准的工艺制备第二导电类型的屏蔽区107中的沟道，随后去掉第一掩膜105和侧壁109；
97.形成覆盖沟槽底部和内壁的绝缘栅介质层112；
98.在沟槽106内壁形成栅极113；
99.淀积第一绝缘介质隔离层114，第一绝缘介质隔离层114完全填满沟槽106；
100.进行抛光，以使第一导电类型的源极区104露出；
101.依次淀积第二绝缘介质隔离层115和第三掩膜116，并进行蚀刻，以去除暴露的第一导电类型的第一源极区104，形成第一接触孔部分117，并去除暴露的第一导电类型的第二源极区111，形成第二接触孔部分118；
102.在第一接触孔部分117形成第二导电类型的第一接触区119，并在第二接触孔部分118形成第二导电类型的第二接触区120。
103.其中，在沟槽内壁形成栅极113的步骤可以包括：在沟槽106底部和内壁淀积多晶硅；刻蚀多晶硅，以去掉沟槽106底部的多晶硅，在沟槽106内壁形成栅极113。
104.通过上述技术方案，在沟槽栅半导体器件的沟槽底部的第二导电类型的屏蔽区中也形成沟道，能够增加导电通道，提高器件的沟道密度，从而有效降低沟槽栅半导体器件的
导通电阻。
105.以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
106.另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
107.此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。