具有填充减少沟道结构的环栅集成电路结构的制作方法

1.本公开的实施例在集成电路结构和处理并且特别地具有填充减少（depopulated）沟道结构的环栅集成电路结构和制造具有填充减少沟道结构的环栅集成电路结构的方法的领域。


背景技术：

2.过去几十年，集成电路中的特征缩放已经是半导体行业不断发展背后的推动力。向越来越小的特征缩放使半导体芯片的有限基板面（limited real estate）上功能单元的密度能够增加。例如，晶体管大小缩小虑及在芯片上并入数量增加的存储器或逻辑装置，从而导致制造的产品具有增加的容量。然而，对更大容量的追求并非是没有问题的。优化每个装置的性能的必要性变得越来越重要。
3.在集成电路装置的制造中，多栅晶体管（诸如三栅极晶体管）随着装置尺寸继续缩小而已经变得更加普遍。在常规过程中，三栅极晶体管一般在体硅衬底或绝缘体上硅衬底上制造。在一些实例中，体硅衬底由于它们的成本较低并且因为它们能够实现不太复杂的三栅极制造过程而是优选的。在另一个方面，在微电子装置尺寸缩放到10纳米（nm）节点以下时维持移动性改进和短沟道控制对装置制造提出了挑战。用于制造装置的纳米线提供改进的短沟道控制。
4.然而，多栅和纳米线晶体管的缩放并非没有后果。因为微电子电路的这些基本构建块的尺寸减小并且因为在指定区中制造的基本构建块的绝对数量增加，对用于使这些构建块图案化的光刻过程的约束已变成压倒性的。特别地，在半导体堆叠（临界尺寸）中图案化的特征的最小尺寸与这样的特征之间的间距之间可能存在权衡。
附图说明
5.图1图示表示具有填充减少沟道结构的环栅集成电路结构的横截面示图。
6.图2图示表示具有填充减少沟道结构的另一个环栅集成电路结构的横截面示图。
7.图3a
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3h图示根据本公开的实施例表示制造具有填充减少沟道结构的环栅集成电路结构的方法中的各种操作的横截面示图。
8.图4a
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4j图示根据本公开的实施例制造环栅集成电路结构的方法中的各种操作的横截面示图。
9.图5图示根据本公开的实施例如沿栅极线采取的非平面集成电路结构的横截面示图。
10.图6图示根据本公开的实施例通过针对非端帽架构（左手侧（a））对自对准栅极端帽（sage）架构（右手侧（b））的纳米线和鳍而采取的横截面示图。
11.图7图示根据本公开的实施例表示制造具有环栅装置的自对准栅极端帽（sage）结构的方法中的各种操作的横截面示图。
12.图8a图示根据本公开的实施例的基于纳米线的集成电路结构的三维横截面示图。
13.图8b图示根据本公开的实施例如沿a
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a'轴采取的图8a的基于纳米线的集成电路结构的横截面源极或漏极示图。
14.图8c图示根据本公开的实施例如沿b
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b'轴采取的图8a的基于纳米线的集成电路结构的横截面沟道示图。
15.图9a
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9e图示根据本公开的实施例表示制造鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面示图。
16.图10图示根据本公开的实施例的一个实现的计算装置。
17.图11图示包括本公开的一个或多个实施例的中介件（interposer）。
具体实施方式
18.描述了具有填充减少沟道结构的环栅集成电路结构和制造具有填充减少沟道结构的环栅集成电路结构的方法。在下列描述中，阐述许多特定细节，诸如特定集成和材料体系，以便提供对本公开的实施例的全面理解。可以在没有这些特定细节的情况下实践本公开的实施例，这对于本领域内技术人员将是清楚的。在其他实例中，未详细描述公知的特征，诸如集成电路设计布局，以便没有不必要地使本公开的实施例难以理解。此外，要意识到图中示出的各种实施例是说明性表示并且不一定按比例绘制。
19.仅仅是为了参考，在下面的描述中也可以使用某些术语，并且因此不意在为限制性的。例如，诸如“上部”、“下部”、“上方”和“下方”等术语指的是图中作出参考的方向。诸如“前面”、“后面”、“后方”和“侧面”等术语描述一致但任意参考系内组件的部分的取向和/或位置，这通过参考描述论述中的组件的文本和相关联附图而作出明确参考。这样的术语可以包括上文专门提到的词、其派生词以及相似的外来词。
20.本文描述的实施例可以针对前道工序（feol）半导体处理和结构。feol是集成电路（ic）制造的第一部分，其中个体装置（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。feol一般覆盖直到（但不包括）金属互连层的沉积的一切事务。在最后的feol操作之后，结果典型地是具有隔离晶体管（例如，没有任何导线）的晶圆。
21.本文描述的实施例可以针对后道工序（beol）半导体处理和结构。beol是ic制造的第二部分，其中个体装置（例如，晶体管、电容器、电阻器等）与晶圆上的导线互连，例如，金属化层或多个层。beol包括接触部、绝缘层（电介质）、金属层，以及芯片到封装连接的接合点。在制造级接触部（衬垫）的beol部分中，形成互连线、通孔和介电结构。对于现代ic过程，beol中可以添加超过10个金属层。
22.下文描述的实施例可以适用于feol处理和结构、beol处理和结构，或feol和beol处理和结构这两者。特别地，尽管示例性处理方案可以使用feol处理场景来图示，但这样的方法也可以适用于beol处理。同样，尽管示例性处理方案可以使用beol处理场景来图示，但这样的方法也可以适用于feol处理。
23.本文描述的一个或多个实施例针对用于纳米线晶体管沟道填充减少和纳米带晶体管沟道填充减少的选择性自下而上方法。除非另外明确说明，对纳米线结构的参考可以包括纳米线结构和/或纳米带结构。一些实施例针对堆叠n
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/p
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晶体管装置中纳米带/线的选择性填充减少。实施例可以实现以允许堆叠纳米线晶体管装置中n+1个底部纳米线的填充减少。
24.根据本文描述的一个或多个实施例，选择性凹陷和氧化用于改变纳米线鳍堆叠中的n+1个底部导线/带的可解决性，以在线释放蚀刻期间选择性地蚀刻底部导线/带。用于实现本文描述的实施例的优点可以包括在装置性能度量中提供灵活性。可以实现实施例以在堆叠n/
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p晶体管架构中制造仅n或仅p装置。
25.为了提供上下文，现有技术的方法的问题包括：（i）使纳米带晶体管中的带填充减少来控制装置性能所需要的灵活性，和/或（ii）需要有从栅极堆叠的底部选择性地移除纳米带的方法，同时使顶带保持在适当的位置。为了解决这些问题，根据本文描述的实施例，描述了利用凹陷和牺牲氧化方法对纳米线或纳米带的选择性填充减少。可以实现实施例以允许使用图案化凹陷、选择性氧化和蚀刻过程移除2+m纳米带晶体管装置中的1+n个底部纳米带。可以通过图案化、凹陷、氧化、蚀刻等的若干操作移除不同数量的导线或带。凹陷蚀刻可以确定所移除的导线或带的数量。要意识到可以在fin图案化（作为体堆叠）之后或在栅极过程环路（例如，通过在替换栅极过程期间形成的开口）中实现实施例。
26.为了提供额外上下文，纳米线和/或纳米带互补金属氧化物半导体（cmos）晶体管的集成面临着创建具有不同强度的装置的挑战。在当前的finfet技术中，装置强度粒度通过改变装置沟道中鳍的数量来实现。遗憾的是，该选项对于纳米线和纳米带架构不是很容易可用，因为沟道是垂直堆叠的。该要求对于采用其中nmos和pmos沟道在相同的宽度被图案化的自对准堆叠cmos结构中的纳米线和/或纳米带（nw/nr）结构甚至更加苛刻。之前尝试解决上文的问题已近包括了（1）使具有不同沟道宽度的nw/nr装置集成（只可用于要求复杂图案化的纳米带的选项），或（2）从源极/漏极或沟道区消减性地移除导线/带（对于堆叠cmos架构来说有挑战性的选项）。
27.为了提供另外的上下文，对于不同的电路类型可能需要具有不同驱动电流的晶体管。本文公开的实施例针对通过使装置结构中纳米线晶体管沟道的数量填充减少来实现不同的驱动电流。一个或多个实施例提供用于从晶体管结构删除离散数量的导线的方法。方法可以适合于带和导线（raw）两者。此外，对于正确的电路功能必须控制流过子鳍的晶体管泄漏电流。本文公开的实施例提供用于纳米线晶体管的子鳍隔离的方法。对于填充减少，使用finfet的技术可以使每个装置中鳍的数量填充减少来实现不同的驱动电流强度。对于子鳍隔离，子鳍注入用于掺杂子鳍来减少泄漏。然而，因为纳米线堆叠并且自对准，它们无法采用与鳍相同的方式被填充减少。另外，子鳍掺杂剂必须作为有针对性并且可以反向扩散进入沟道，从而降低载体传输。
28.根据本公开的实施例，本文描述了用于实现选择性自下而上纳米线晶体管沟道填充减少和/或子鳍隔离的过程流。实施例可以包括纳米线晶体管的沟道填充减少，以用于在不同的装置中提供用于驱动电流的调制，这对于不同电路可能是需要的。可以实现实施例作为允许未来纳米线技术的深度缩放的选择性方法。
29.根据本公开的实施例，交替si/sige堆叠的纳米线处理包括使堆叠图案化为鳍。通用伪（dummy）栅（其可以是或可以不是多伪（poly dummy）栅）被图案化和蚀刻。在替换栅极过程期间，nw/nr沟道中的选定下部或底部nw/nr沟道被暴露。薄膜氧化催化剂层（例如，al2o3）在nw/nr沟道的被暴露的下部或底部nw/nr沟道的侧面上沉积，例如使用原子层沉积（ald）过程。最下面的一个或多个nw/nr沟道然后被选择性地转换成氧化物（例如，从氧化硅nw/nr沟道的氧化硅），例如通过对它们进行湿氧化退火。因为氧化催化剂层（例如，al2o3）促
进氧扩散进入硅（si），最下面的一个或多个nw/nr沟道被迅速转换成氧化物（例如，sio2）。所选择的氧化状况可能非常温和，使得没有与氧化催化剂层接触的上部带上很少发生氧化。这样，si纳米线被自下而上被氧化。纳米线然后可以在沟道释放过程中释放，其中介入牺牲层材料被移除。
30.尽管一些实施例描述了使用si（导线或带）和sige（牺牲）层，但可以实现其他对半导体材料（其可以是被合金化且外延生长）来实现本文的各种实施例，例如，inas和ingaas，或sige和ge。本文描述的实施例能够实现制造沟道中数量变化的有源纳米线或纳米带的自对准堆叠晶体管，和用于实现这样的结构的方法。
31.作为涉及源极或漏极结构调谐的沟道填充减少的比较，图1图示表示具有填充减少沟道结构的环栅集成电路结构的横截面示图（鳍上的栅极切割和栅极上的鳍切割）。
32.参考图1，在衬底102上方形成cmos集成电路结构100并且包括下部pmos区和上部nmos区。下部pmos区包括堆叠纳米带104a、104b、104c和104d。p型源极或漏极结构106与堆叠纳米带相邻并且在绝缘结构108上方。下部栅极结构包括在其上具有p型栅极电极112的栅极介电层110。上部nmos区包括堆叠纳米带114a、114b、114c和114d。n型源极或漏极结构116与堆叠纳米带相邻并且在绝缘结构118上方。上部栅极结构包括在其上具有n型栅极电极122的栅极介电层120。间隔件124可以与上部栅极结构的最上面部分相邻。
33.要意识到上文专门描述了pmos装置上的nmos，然而，填充减少可以针对仅nmos装置或仅pmos装置或nmos装置上的pmos。还要意识到对于堆叠装置，pmos与nmos带间距可以扩展来对限定部分硬掩模蚀刻提供蚀刻可变性。
34.再次参考图1，上部堆叠纳米带114a、114b、114c和114d（例如，在该情况下是4个）中的所有耦合到n型源极或漏极结构116。然而，仅上部两个堆叠纳米带104c和104d耦合到p型源极或漏极结构106，而下部两个堆叠纳米带104a和104b未耦合到p型源极或漏极结构106。所得的结构有效地使cmos集成电路结构100的p型部分的四个沟道区中的两个填充减少。然而，要求源极或漏极106深度工程化来制造cmos集成电路结构100。要意识到尽管在上文描绘且描述了四个上部导线和两个下部导线以及有效地两个填充减少纳米线的说明性示例，但要意识到所有这样的导线计数可以变化。
35.作为涉及沟道计数调谐的沟道填充减少的比较，图2图示表示具有填充减少沟道结构的另一个环栅集成电路结构的横截面示图（鳍上的栅极切割和栅极上的鳍切割）。
36.参考图2，cmos集成电路结构200在衬底202上方形成并且包括下部pmos区和上部nmos区。下部pmos区包括提升的衬底部分208上方的堆叠纳米带204a和204b。p型源极或漏极结构206与堆叠纳米带相邻。下部栅极结构包括在其上具有p型栅极电极212的栅极介电层210。上部nmos区包括堆叠纳米带214a、214b、214c和214d。n型源极或漏极结构216与堆叠纳米带相邻并且在绝缘结构218上方。上部栅极结构包括在其上具有n型栅极电极222的栅极介电层220。间隔件224可以与上部栅极结果的最上面部分相邻。
37.再次参考图2，上部堆叠纳米带214a、214b、214c和214d（例如，在该情况下是4个）的所有耦合到n型源极或漏极结构216。此外，纳米带204a和204b两者都耦合到p型源极或漏极结构206。然而，下部结构仅包括两个堆叠纳米带104a和104b。所得的结构有效地使cmos集成电路结构200的p型部分的四个沟道区中的两个填充减少。然而，要求沟道计数工程化来制造cmos集成电路结构。要意识到尽管描述了四个上部导线和两个下部导线以及有效地
两个填充减少纳米线的说明性示例并且在上文描述它，但要意识到所有这样的导线计数可以变化。
38.作为用于沟道填充减少的选择性自下而上方法的示例，图3a
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3h图示表示根据本公开的实施例制造具有填充减少沟道结构的环栅集成电路结构的方法中的各种操作的横截面示图。
39.参考图3a，制造集成电路结构的方法包括形成起始结构300，其包括衬底302上方的纳米线或纳米带306的垂直布置304。在示出的示例中，在衬底302上方描绘了“有源”纳米线或纳米带306的四个垂直布置304。有源纳米线或纳米带306的每个垂直布置304包括被牺牲释放材料308的介入层（诸如硅锗层）分离的半导体沟道材料（306，诸如硅）。氧化层310（诸如氧化硅层）与有源纳米线或纳米带306的每个垂直布置304共形。牺牲掩模材料312（诸如碳硬掩模材料）在整个结构上面。
40.参考图3b，通过图案化掩模（未示出）蚀刻牺牲掩模材料312以在图案化牺牲掩模材料314中形成沟槽316。图案化牺牲掩模材料314暴露了有源纳米线或纳米带306的垂直布置304的选定布置304a被暴露，而有源纳米线或纳米带306的垂直布置304的其他布置304b未被暴露。特别地，有源纳米线或纳米带306的垂直布置304的选定布置304a的上部纳米线或纳米带306在沟槽316的底部上方，而有源纳米线或纳米带306的垂直布置304的选定布置304a的下部纳米线或纳米带在沟槽316的底部下方。
41.参考图3c，在图3b的结构上面形成共形衬垫层318。在一个实施例中，共形衬垫层318是介电衬垫，诸如氮化硅层。在另一个实施例中，共形衬垫层318是金属层，诸如氮化钛层。
42.参考图3d，3c的结构经历了对共形衬垫层318的部分的各向异性蚀刻以留下邻近于有源纳米线或纳米带306的垂直布置304的选定布置304a的上部纳米线或纳米带并且沿沟槽316的侧面的图案化共形衬垫层320。过程还进一步使图案化牺牲掩模材料314图案化来形成两次图案化牺牲掩模材料322。要意识到可以调谐一些材料的沉积特性使得它们未在硬掩模（例如，tin）上沉积，并且因此在背面蚀刻碳硬掩模之前不需要被背面蚀刻。
43.参考图3e，移除氧化层310的暴露部分（即，未受到图案化共形衬垫层320和两次图案化牺牲掩模材料322保护的那些部分），从而留下沿有源纳米线或纳米带306的垂直布置304的其他布置304b的侧壁的氧化层部分310b，并且留下沿有源纳米线或纳米带306的垂直布置304的选定布置304a的上部侧壁的氧化层部分310a。然后移除图案化共形衬垫层320和两次图案化牺牲掩模材料322。
44.参考图3f，有源纳米线或纳米带的垂直布置304的选定布置304a的被暴露的底部有源纳米线或纳米带306a（参见图3e）被氧化来形成氧化纳米线或纳米带324。有源纳米线或纳米带的垂直布置304的选定布置304a的上部有源纳米线或纳米带306b（参考图3e）受到保护以免被沿有源纳米线或纳米带的垂直布置304的选定布置304a的上部侧壁的氧化层部分310a氧化。另外，有源纳米线或纳米带的垂直布置304的其他布置304b的所有纳米线或纳米带306受到保护以免被沿有源纳米线或纳米带的垂直布置304的其他布置304b的侧壁的氧化层部分310b氧化。
45.根据本公开的实施例，有源纳米线或纳米带的垂直布置304的选定布置304a的被暴露的底部有源纳米线或纳米带306a（参见图3e）的氧化使用在图3e的结构上面形成的氧
化催化剂层来执行。在一个实施例中，氧化催化剂层是或包括氧化铝。在另一个实施例中，氧化催化剂层是或包括氧化镧。在实施例中，氧化过程是这样的过程：其可以使硅氧化但以通过氧化催化剂的存在而大大增强的速率来进行。在一个这样的实施例中，氧化过程增强以而快速氧化被暴露的底部有源纳米线或纳米带306a。在实施例中，氧化过程涉及湿氧化退火，例如在存在水或水蒸汽的情况下加热结构。要意识到尽管在图3f的示例中选择两个上部纳米线保持有源并且选择两个下部纳米线用于氧化，但可以保留任意适合数量的上部有源纳米线而氧化一个或多个下部纳米线来形成氧化纳米线。
46.参考图3g，移除氧化层部分310a和氧化层部分310b。然后在余下的结构上面形成新的保护介电衬垫326，诸如新的氧化硅衬垫。还要意识到在与图3f和/或图3g相关联描述的处理之后，可以释放纳米线或纳米带，并且可以制造永久栅极结构。
47.例如，参考图3h的集成电路结构350，在一个示例性实施例中，永久栅极结构包括下部栅极电介质和其上对应的下部p型栅极电极（示出为结构354），以及上部栅极电介质和其上对应的上部n型栅极电极（示出为结构356）。在另一个示例性实施例中，永久栅极结构包括下部栅极电介质和其上对应的下部n型栅极电极（示出为结构354），以及上部栅极电介质和其上对应的上部p型栅极电极（示出为结构356）。
48.再次参考图3h，纳米线堆叠352a包括仅上部有源纳米线306b。底部纳米线（示出为缺失）是“被停用”的氧化纳米线或带（诸如图3g的324）或一起被移除（例如，在图3f或3g的处理之后被蚀刻掉）以实际上是物理缺失的底部纳米线。纳米线堆叠352b包括所有初始有源纳米线306。
49.在实施例中，在所有nw/nr沟道周围形成永久栅极结构，包括被氧化的nw/nr沟道。在特定的这样的实施例中，氧化催化剂层未被移除，并且余下部分被包括在最终结构（例如，在被氧化的nw/nr沟道的侧边）中。然而，在其他实施例中，在永久栅极结构制造之前移除氧化催化剂层。如上文提到的，在其他实施例中，在永久栅极结构制造之前还移除被氧化的nw/nr沟道。
50.再次参考图3h，根据本公开的实施例，集成电路结构包括衬底上方的纳米线的垂直布置。纳米线的垂直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。第一栅极堆叠在一个或多个有源纳米线上方以及周围。第二栅极堆叠在一个或多个氧化纳米线上方以及周围。
51.在实施例中，第一栅极堆叠包括n型栅极电极，并且第二栅极堆叠包括p型栅极电极。在另一个实施例中，第一栅极堆叠包括p型栅极电极，并且第二栅极堆叠包括n型栅极电极。在实施例中，一个或多个氧化纳米线具有其上的氧化催化剂层，例如作为从自下而上沟道填充减少过程中余下的残留层或伪影（artifact）层，诸如在一个或多个氧化纳米线的侧边处。在一个实施例中，氧化催化剂层包括氧化铝。在另一个实施例中，氧化催化剂层包括氧化镧。
52.在实施例中，集成电路结构包括在纳米线的垂直布置的端部处的外延源极或漏极结构。在一个这样的实施例中，外延源极或漏极结构是离散外延源极或漏极结构，其结构示例在下文描述。在另一个这样的实施例中，外延源极或漏极结构是非离散外延源极或漏极结构，其结构示例在下文描述。在实施例中，栅极堆叠具有介电侧壁间隔件，并且外延源极或漏极结构是在栅极堆叠的介电侧壁间隔件的下面延伸的嵌入式外延源极或漏极结构，其
结构示例在下文描述。
53.在实施例中，集成电路结构还包括耦合到外延源极或漏极结构的一对传导接触部结构。在一个这样的实施例中，该对传导接触部结构是不对称的一对传导接触部结构，其结构示例在下文描述。
54.在实施例中，纳米线的垂直布置在鳍上方，其结构示例在下文描述。在实施例中，栅极堆叠包括高k栅极介电层和金属栅极电极。
55.要意识到本文描述的实施例可以实现来制造具有不同数量的有源导线/带沟道的纳米线和/或纳米带结构。要意识到本文描述的实施例可以涉及选择性氧化方法来实现这样的结构。本文描述的实施例可以实现来能够实现基于制造纳米线/纳米带的cmos架构。
56.在实施例中，为了使具有不同驱动电流强度的不同装置工程化，选择性填充减少流可以利用光刻来图案化，使得仅从特定装置填充减少带和导线（raw）。在实施例中，整个晶圆可以被均匀填充减少，因此所有装置具有相同数量的raw。要意识到当通过栅极沟道执行填充减少时，一些外延（epi）源极或漏极（s/d）材料可以靠近栅极电极被氧化，这与通过s/d位置执行填充减少不同。
57.如上文提到的，纳米线释放处理可以通过替换栅极沟槽来执行。这样的释放过程的示例在下文描述。另外，在另一个方面，后端（be）互连缩放由于图案化复杂性而可以导致较低性能以及较高制造成本。本文描述的实施例可以实现对纳米线晶体管实现前端和后端互连集成。本文描述的实施例可以提供实现相对较宽互连节距的方法。结果可以是产品性能改进和图案化成本降低。实施例可以实现来以低功率和高性能能够实现缩放纳米线或纳米带晶体管的稳健功能性。
58.本文描述的一个或多个实施例针对使用部分源极或漏极（sd）以及不对称沟槽接触部（tcn）深度的纳米线或纳米带晶体管的双外延（epi）连接。在实施例中，通过形成部分填充有sd外延的纳米线/纳米带晶体管的源极
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漏极开口来制造集成电路结构。开口的余下部分利用传导材料填充。源极或漏极侧中的一个上的深沟槽形成能够实现与后端互连级的直接接触。
59.在示例性过程流中，图4a
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4j图示根据本公开的实施例制造环栅集成电路结构的方法中的各种操作的横截面示图。
60.参考图4a，制造集成电路结构的方法包括形成起始堆叠400，其包括鳍402（诸如硅鳍）上方的交替硅锗层404和硅层406。硅层406可以被称为硅纳米线的垂直布置。可以在交替硅锗层404和硅层406上方形成保护盖408，如所描绘的那样。
61.参考图4b，在纳米线406的垂直布置上面形成栅极堆叠410。然后通过移除硅锗层404的部分来提供凹陷硅锗层404'和腔412而释放纳米线406的垂直布置的部分，如在图4c中描绘的那样。
62.要意识到可以在没有首先执行下文与图4d相关联地描述的深蚀刻和不对称接触部处理的情况下制造完成图4c的结构。在任一情况下（例如，具有或没有不对称接触部处理），在实施例中，制造过程涉及使用提供具有填充减少沟道结构的环栅集成电路结构的过程方案，其示例在上文与图3a
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3h相关联地描述。
63.参考图4d，在栅极结构410的侧壁处形成上部栅极间隔件414。在上部栅极间隔件414下面的腔412中形成腔间隔件416。然后执行深沟槽接触部蚀刻来形成沟槽418并且形成
凹陷纳米线406'。然后在沟槽418中形成牺牲材料420，如在图4e中描绘的那样。
64.参考图4f，在纳米线406'的垂直布置的第一端部处形成第一外延源极或漏极结构（例如，左手特征422）。在纳米线406'的垂直结构的第二端部处形成第二外延源极或漏极结构（例如，右手特征422）。然后在栅极电极410的侧面以及邻近于源极或漏极结构422形成层间介电（ild）材料424，如在图4g中描绘的那样。
65.参考图4h，替换栅极过程用于形成永久栅极电介质428和永久栅极电极426。在实施例中，继移除栅极结构410并且形成永久栅极电介质428和永久栅极电极426之后，移除凹陷硅锗层404'而留下上部有源纳米线或纳米带406'。在实施例中，凹陷硅锗层404'选择性地利用选择性移除硅锗同时未蚀刻硅层的湿式蚀刻来移除。蚀刻化学（诸如例如羧酸/硝酸/hf化学，和柠檬酸/硝酸/hf）可以用于选择性地蚀刻硅锗。基于卤化物的干式蚀刻或等离子体增强蒸汽蚀刻也可以用于实现本文的实施例。
66.再次参考图4h，最下面的纳米线或纳米带406'中的一个或多个然后被氧化来形成一个或多个氧化纳米线或纳米带499，例如通过与图3a
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3h相关联描述的方法。然后形成永久栅极电介质428和永久栅极电极426来环绕纳米线或纳米带406'以及一个或多个氧化纳米线或纳米带499。
67.参考图4i，然后移除ild材料424。然后从源极漏极位置（例如，右手侧）中的一个移除牺牲材料420来形成沟槽432，但未从另一源极漏极位置移除来形成沟槽430。
68.参考图4j，形成第一传导接触部结构434，其耦合到第一外延源极或漏极结构（例如，左手特征422）。形成第二传导接触部结构436，其耦合到第二外延源极或漏极结构（例如，右手特征422）。沿鳍402比第一传导接触部结构434更深地形成第二传导接触部结构436。在实施例中，尽管未在图4j中描绘，但方法还包括在鳍402的底部形成第二传导接触部结构436的暴露表面。
69.在实施例中，第二传导接触部结构436沿鳍402比第一传导接触部结构434更深，如所描绘的那样。在一个这样的实施例中，第一传导接触部结构434不沿鳍402，如所描绘的那样。在另一个这样的实施例中（未描绘），第一传导接触部结构434部分沿鳍402。
70.在实施例中，第二传导接触部结构436沿整个鳍402。在实施例中，尽管未描绘，但在鳍402的底部通过后端衬底移除过程而被暴露的情况下，第二传导接触部结构436在鳍402的底部具有暴露表面。
71.在另一个方面，为了能够实现接近一对不对称源极和漏极接触部结构的两个传导接触部结构，本文描述的集成电路结构可以使用前端结构制造方法的后端揭示来制造。在一些示例性实施例中，晶体管或其他装置结构的后端的揭示需要晶圆级后端处理。与常规硅直通孔tsv型技术相比，如本文描述的晶体管的后端的揭示可以在装置单元的密度并且甚至在装置的子区内执行。此外，可以执行晶体管的后端的这样的揭示来移除大致供体（donor）衬底的所有，在其上在前端装置处理期间部署装置层。如此，微米深的tsv随着晶体管的后端的揭示之后装置单元中半导体的厚度潜在地只是几十或几百纳米而变得不必要。
72.本文描述的揭示技术可以能够实现从“由下而上”装置制造到“由中心向外”制造的范式转移，其中“中心”是在前端制造中采用、从后端揭示、以及再次在后端制造中采用的任何层。装置结构的前端和所揭示的后端两者的处理可以解决在主要依赖前端处理时与制造3d ic相关联的挑战中的许多。
73.可以例如采用晶体管方法的后端的揭示来移除供体
‑
宿主衬底组装件的载体层和介入层的至少一部分。过程流以输入供体
‑
宿主衬底组装件而开始。供体
‑
宿主衬底中载体层的厚度利用湿式或干式（例如，等离子体）蚀刻过程来抛光（例如，cmp）和/或蚀刻。可以采用已知适合于完成载体层的任何研磨、抛光和/或湿式/干式蚀刻过程。例如，在载体层是iv族半导体（例如，硅）的情况下，可以采用已知适合于使半导体变薄的cmp磨料。同样，也可以采用已知适合于使iv族半导体变薄的任何湿式蚀刻剂或等离子体蚀刻过程。
74.在一些实施例中，上述之前是通过沿着大致平行于介入层的破裂面（fracture plane）裂解载体层。裂解或破裂过程可以用于移除载体层的大部分作为大块体，从而减少移除载体层所需要的抛光或蚀刻时间。例如，在载体层的厚度是400
‑
900μm的情况下，可以通过实践已知促进晶圆级破裂的任何毯式（blanket）注入来裂解掉100
‑
700μm。在一些示例性实施例中，将轻元素（例如，h、he或li）注入载体层内的均匀目标深度，其中期望有破裂面。在这样的裂解过程之后，供体
‑
宿主衬底组装件中余下的载体层的厚度然后可以被抛光或蚀刻来完成移除。备选地，在载体层未破裂的情况下，可以采用研磨、抛光和/或蚀刻操作来移除载体层的较大厚度。
75.接着，检测介入层的曝光。检测用于识别供体衬底的后端表面已发展到接近装置层时的点。可以实践已知适合于检测载体层和介入层所采用的材料之间的转变的任何端点检测技术。在一些实施例中，一个或多个端点标准基于在抛光或蚀刻被执行期间检测供体衬底的后端表面的光学吸收或发射的变化。在一些其他实施例中，端点标准与在供体衬底后端表面的抛光或蚀刻期间副产物的光学吸收或发射的变化相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以根据载体层和介入层的不同组成而变化。在其他实施例中，端点标准与抛光或蚀刻供体衬底的后端表面的副产物中种类质量变化相关联。例如，处理的副产物可以通过四极质谱分析器（quadrupole mass analyzer）来采样并且种类质量的变化可以与载体层和介入层的不同组成相关。在另一个示例性实施例中，端点标准与供体衬底的后端表面和与供体衬底的后端表面接触的抛光表面之间的摩擦变化相关联。
76.介入层的检测可以增强，其中相对于介入层，移除过程对载体层是选择性的，因为载体移除过程中的非均匀性通过载体层与介入层之间的蚀刻速率delta而可以减轻。如果研磨、抛光和/或蚀刻操作以充分低于移除载体层的速率的速率来移除介入层，则甚至可以跳过检测。如果未采用端点标准，如果介入层的厚度对于蚀刻选择性是足够的，则预定固定持续时间的研磨、抛光和/或蚀刻操作可以在介入层材料上停止。在一些示例中，载体蚀刻速率：介入层蚀刻速率是3:1
‑
10:1，或以上。
77.在暴露介入层时，可以移除介入层的至少一部分。例如，可以移除介入层的一个或多个组成层。可以例如通过抛光来均匀移除介入层的厚度。备选地，可以利用掩模或毯式蚀刻过程来移除介入层的厚度。过程可以采用与使载体变薄所采用的相同的抛光或蚀刻过程，或可以是具有不同过程参数的不同的过程。例如，在介入层对载体移除过程提供蚀刻停止的情况下，后面的操作可以采用倾向于移除介入层而不是移除装置层的不同抛光或蚀刻过程。在要移除小于几百纳米的介入层厚度的情况下，移除过程可以是相对慢的，为跨晶圆均匀性而优化，并且比移除载体层所采用的被更加精确地控制。所采用的cmp过程可以例如采用在半导体（例如，硅）与装置层周围且嵌入介入层（例如，作为相邻装置区之间的电隔离）内的介电材料（例如，sio）之间提供非常高选择性（例如，100:1
‑
300:1，或以上）的磨料。
78.对于其中通过完全移除介入层来揭示装置层的实施例，后端处理可以在其中装置层或特定装置区的被暴露的后端上开始。在一些实施例中，后端装置层处理包括通过介入层与先前在装置层中制造的装置区（诸如源极或漏极区）之间部署的装置层的厚度的进一步抛光或湿式/干式蚀刻。
79.在其中载体层、介入层或装置层后端利用湿式和/或等离子体蚀刻而凹陷的一些实施例中，这样的蚀刻可以是图案化蚀刻或赋予装置层后端表面内明显的非平面性或形貌（topography）的材料选择性蚀刻。如在下文进一步描述的，图案化可以在装置单元内（即，“单元内”图案化）或可以跨装置单元（即，“单元间”图案化）。在一些图案化蚀刻实施例中，介入层的至少部分厚度作为后端装置层图案化的硬掩模而被采用。因此，掩模蚀刻过程可以以对应的掩模装置层蚀刻开始。
80.上文描述的处理方案可能产生供体
‑
宿主衬底组装件，其包括具有介入层的后端、装置层的后端和/或装置层内的一个或多个半导体区的后端和/或所揭示的前端金属化的ic装置。然后在下游处理期间执行这些揭示区中的任一个的额外后端处理。
81.要意识到上文的示例性处理方案产生的结构可以对于后续处理操作采用相同或相似的形式来使用，以完成装置制造，诸如cmos、pmos和/或nmos装置制造。作为所完成装置的示例，图5图示根据本公开的实施例如沿栅极线采取的非平面集成电路结构的横截面示图。
82.参考图5，半导体结构或装置500包括沟槽隔离区506内的非平面有源区（例如，鳍结构，其包括突出鳍部分504和子鳍区505）。在实施例中，代替实心鳍，将非平面有源区分成子鳍区505上方的纳米线（诸如纳米线504a和504b），如由虚线表示的。在任一情况下，为了便于描述非平面集成电路结构500，非平面有源区504在下文被引用为突出鳍部分。在实施例中，制造过程涉及使用这样的过程方案：其提供有源区504作为填充减少沟道结构，其示例在上文与图3a
‑
3h相关联地描述。例如，在一个实施例中，下部纳米线504b是氧化纳米线，并且上部纳米线504a是有源纳米线。在一个实施例中，下部氧化纳米线504b包括其上的氧化催化剂层。
83.栅极线508部署在非平面有源区的突出部分504（其包括（如可适用的话）环绕纳米线504a和504b）上面以及沟槽隔离区506的一部分上面。如示出的，栅极线508包括栅极电极550和栅极介电层552。在一个实施例中，栅极线508也可以包括介电盖层554。从该角度还看到栅极接触部514和上覆栅极接触部通孔516，连同上覆金属互连560，其全部部署在层间介电堆叠或层570中。从图5的角度还看到，栅极接触部514在一个实施例中部署在沟槽隔离区506上面，而不是在非平面有源区上面。
84.在实施例中，半导体结构或装置500是非平面装置，诸如但不限于鳍式fet装置、三栅极装置、纳米带装置或纳米线装置。在这样的实施例中，对应的半导体沟道区由三维主体组成或在三维主体中形成。在一个这样的实施例中，栅极线508的栅极电极堆叠至少环绕三维主体的顶表面以及一对侧壁。
85.如在图5中还看到，在实施例中，在突出鳍部分504与子鳍区505之间存在接口580。接口580可以是掺杂子鳍区505与轻度或未掺杂上鳍部分504之间的转变区。在一个这样的实施例中，每个鳍是大约10纳米宽或更少，并且子鳍掺杂剂由子鳍位置处的相邻固态掺杂层供应。在特定这样的实施例中，每个鳍小于10纳米宽。
86.尽管未在图5中描绘，但要意识到突出鳍部分504的源极或漏极区或邻近源极或漏极区在栅极线508的任一侧上，即，进与出页面。在一个实施例中，源极或漏极区是突出鳍部分504的原始材料的掺杂部分。在另一个实施例中，突出鳍部分504的材料被移除并且利用另一个半导体材料来代替，例如，通过外延沉积来形成离散外延节（nub）或非离散外延结构。在任一实施例中，源极或漏极区可以在沟槽隔离区506的介电层的高度下方延伸，即，进入子鳍区505。根据本公开的实施例，掺杂较重的子鳍区（即，接口580下方的鳍的掺杂部分）抑制通过体半导体鳍的该部分的源极到漏极泄漏。在实施例中，源极和漏极结构是n型外延源极和漏极结构，两者都包括磷掺杂剂杂质原子。根据本公开的一个或多个实施例，源极和漏极区具有相关联的不对称源极和漏极接触部结构，如在上文与图4j相关联描述的那样。
87.再次参考图5，在实施例中，鳍504/505（以及可能纳米线504a和504b）由与电荷载体（charge carrier）掺杂的结晶硅锗、硅/锗或锗层组成，该电荷载体诸如但不限于磷、砷、硼或其组合。在一个实施例中，硅原子的浓度大于97%。在另一个实施例中，鳍504/505由iii
‑
v族材料组成，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。沟槽隔离区506可以由介电材料组成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
88.栅极线508可以由栅极电极堆叠组成，该栅极电极堆叠包括栅极介电层552和栅极电极层550。在实施例中，栅极电极堆叠的栅极电极由金属栅极组成并且栅极介电层由高k材料组成。例如，在一个实施例中，栅极介电层由以下材料组成，诸如但不限于，氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合。此外，栅极介电层的一部分可以包括由突出鳍部分504的顶部几个层形成的本征氧化物层。在实施例中，栅极介电层由顶部高k部分和由半导体材料氧化物组成的下部分组成。在一个实施例中，栅极介电层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。在一些实现中，栅极电介质的一部分是“u”型结构，其包括大致平行于衬底表面的底部部分和大致垂直于衬底顶表面的两个侧壁部分。
89.在一个实施例中，栅极电极层由金属层组成，诸如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或传导金属氧化物。在特定实施例中，栅极电极层由在金属功函数设置层上方形成的非功函数设置填充材料组成。栅极电极层可以由p型功函数金属或n型功函数金属构成，这取决于晶体管是pmos还是nmos晶体管。在一些实现中，栅极电极层可以由两个或多个金属层的堆叠构成，其中一个或多个金属层是功函数金属层并且至少一个金属层是传导填充层。对于pmos晶体管，可以用于栅极电极的金属包括但不限于，钌、钯、铂、钴、镍和传导金属氧化物，例如氧化钌。p型金属层将能够实现形成具有在约4.9ev与约5.2ev之间的功函数的pmos栅极电极。对于nmos晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金，以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将能够实现形成具有在约3.9ev与约4.2ev之间的功函数的nmos栅极电极。在一些实现中，栅极电极可以由“u”型结构构成，该“u”型结构包括大致平行于衬底表面的底部部分和大致垂直于衬底顶表面的两个侧壁部分。在另一个实现中，形成栅极电极的金属层中的至少一个可以简单地是大致平行于衬底顶表面并且不包括大致垂直于衬底顶表面的侧壁部分的平面层。在本公开的另外的实现中，栅极电极可以由u型结构和平面的非u型结构的组合构成。例如，栅极电极可
以由在一个或多个平面的非u型层顶上形成的一个或多个u型金属层构成。
90.与栅极电极堆叠相关联的间隔件可以由适合于最终使永久栅极结构与相邻传导接触部（诸如自对准接触部）电隔离或有助于它们的隔离的材料组成。例如，在一个实施例中，间隔件由介电材料组成，诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
91.栅极接触部514和上覆栅极接触部通孔516可以由传导材料组成。在实施例中，接触部或通孔中的一个或多个由金属种类组成。金属种类可以是纯金属，诸如钨、镍或钴，或可以是诸如金属
‑
金属合金或金属
‑
半导体合金（例如，诸如硅化物材料）等的合金。
92.在实施例（尽管未示出）中，形成与现有的栅极图案508基本上完全对齐的接触部图案，同时消除了配准预算（registration budget）极度紧张的光刻步骤的使用。在实施例中，接触部图案是垂直不对称接触部图案，诸如与图4j相关联地描述的那样。在其他实施例中，所有接触部是前端连接的并且不对称的。在一个这样的实施例中，自对准方法能够实现使用本质上高选择性的湿式蚀刻（例如，与常规实现的干式或等离子体蚀刻相反）来生成接触部开口。在实施例中，通过利用现有的栅极图案结合接触部插入光刻操作而形成接触部图案。在一个这样的实施例中，方法能够实现消除如在常规方法中使用的生成接触部图案的另外的关键光刻操作的需要。在实施例中，沟槽接触部网格没有被单独图案化，而是在多晶硅（栅极）线之间形成。例如，在一个这样的实施例中，继栅极格栅化图案化之后但在栅极格栅化切割之前形成沟槽接触部网格。
93.在实施例中，提供结构500涉及通过替换栅极过程来制造栅极堆叠结构508。在这样的方案中，诸如多晶硅或氮化硅柱材料等的伪栅极材料可以被移除并且利用永久栅极电极材料来代替。在一个这样的实施例中，在该过程中还形成永久栅极介电材料，如与从早期处理实施相反。在实施例中，伪栅极通过干式蚀刻或湿式蚀刻过程移除。在一个实施例中，伪栅极由多晶硅或非晶硅组成并且利用包括使用sf6的干式蚀刻过程移除。在另一个实施例中，伪栅极由多晶硅或非晶硅组成并且利用包括使用nh4oh或四甲基氢氧化铵水溶液的湿式蚀刻过程移除。在一个实施例中，伪栅极由氮化硅组成并且利用包括磷酸水溶液的湿式蚀刻移除。
94.再次参考图5，半导体结构或装置500的布置将栅极接触部放置在隔离区上面。这样的布置可以被视为布局空间的低效使用。然而，在另一个实施例中，半导体装置具有接触部结构，其接触在有源区上面（例如，在子鳍505上面）以及与沟槽接触部通孔相同的层中形成的栅极电极的部分。
95.要意识到上文描述的过程的并非所有方面都需要实践以落在本公开的实施例的精神和范围内。同样，本文描述的过程可以用于制造一个或多个半导体装置。半导体装置可以是晶体管或类似的装置。例如，在实施例中，半导体装置对于逻辑或存储器是金属氧化物半导体（mos）晶体管，或双极晶体管。同样，在实施例中，半导体装置具有三维结构，诸如纳米线装置、纳米带装置、环栅（gaa）装置、三栅极装置、独立访问双栅极装置或fin
‑
fet。一个或多个实施例对于在子10纳米（10nm）技术节点制造半导体装置可以是特别有用的。
96.在实施例中，如在整个本描述中使用的，层间介电（ild）材料由介电或绝缘材料层组成或包括介电或绝缘材料层。适合的介电材料的示例包括但不限于，硅氧化物（例如，二氧化硅（sio2））、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、本领域内已知的各种低k介电材料及其组合。层间介电材料可以通过常规技术形成，诸如例如化学气相沉积
（cvd）、物理气相沉积（pvd）或通过其他沉积方法。
97.在实施例中，如在整个本描述中也使用的，金属线或互连线材料（以及通孔材料）由一个或多个金属或其他传导结构组成。常见示例是使用在铜与环绕ild材料之间可以或可以不包括阻挡层的铜线和结构。如本文使用的，术语金属包括合金、堆叠和多个金属的其他组合。例如，金属互连线可以包括阻挡层（例如，包括ta、tan、ti或tin中的一个或多个的层）、不同金属或合金的堆叠等。因此，互连线可以是单个金属层，或可以由若干层形成，其包括传导衬垫层和填充层。任何适合的沉积过程（诸如电镀、化学气相沉积或物理气相沉积）可以用于形成互连线。在实施例中，互连线由传导材料组成，诸如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。互连线在本领域内有时也被称为迹线、导线、线、金属或简单地被称为互连。
98.在实施例中，如在整个本描述中使用的，硬掩模材料、盖层或插塞（plug）由与层间介电材料不同的介电材料组成。在一个实施例中，不同的硬掩模、盖或插塞材料可以在不同的区中使用，以便对彼此和对下面的介电和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、盖或插塞层包括硅的氮化物（例如，氮化硅）的层或硅的氧化物的层，或两者，或其组合。其他适合的材料可以包括基于碳的材料。本领域内已知的其他硬掩模、盖或插塞层可以根据特定实现使用。硬掩模、盖或插塞层可以通过cvd、pvd或通过其他沉积方法形成。
99.在实施例中，如在整个本描述中同样使用的，使用193nm浸没式光刻（i193）、euv和/或ebdw光刻等来执行光刻操作。可以使用正性或负性光刻胶。在一个实施例中，光刻掩模是由形貌掩模部分、防反射涂层（arc）层和光致抗蚀剂层组成的三层掩模。在特定的这样的实施例中，形貌掩模部分是碳硬掩模（chm）层并且防反射涂层是硅arc层。
100.在另一个方面，一个或多个实施例针对通过自对准栅极端帽（sage）结构而分离的相邻半导体结构或装置。特定实施例可以针对sage架构中的多宽（多wsi）纳米线和纳米带的集成并且通过sage壁而分离。在实施例中，纳米线/纳米带在前端过程流的sage架构部分中与多个wsi集成。这样的过程流可以涉及不同wsi的纳米线和纳米带的集成来利用低功率和高性能提供下一代晶体管的稳健功能性。可以嵌入相关联的外延源极或漏极区（例如，纳米线的部分被移除并且然后执行源极或漏极（s/d）生长）或通过垂直合并（例如，在现有导线周围形成外延区）来形成，如在下文与图9a
‑
9e相关联地更详细描述的那样。
101.为了提供另外的上下文，自对准栅极端帽（sage）架构的优势可以包括能够实现更高布局密度，并且特别地，从而缩放扩散到扩散间距。为了提供说明性比较，图6图示根据本公开的实施例通过针对非端帽架构（左手侧（a））对自对准栅极端帽（sage）架构（右手侧（b））的纳米线和鳍而采取的横截面示图。
102.参考图6的左手侧（a），集成电路结构600包括具有子鳍604的衬底602，从所述子鳍处在横向环绕子鳍604的隔离结构608内突出。对应的纳米线649和605在子鳍604上面。在一个实施例中，下部纳米线649是氧化纳米线，并且上部纳米线605是有源纳米线。在一个实施例中，下部氧化纳米线649包括其上的氧化催化剂层。栅极结构可以在集成电路600上面形成来制造装置。然而，这样的栅极结构中的断裂可以通过增加子鳍604/纳米线649/605成对之间的间距来适应。
103.相比之下，参考图6的右手侧（b），集成电路结构650包括具有子鳍654的衬底652，
从所述子鳍在横向环绕子鳍654的隔离结构658内突出。对应的纳米线699和655在子鳍654上面。在一个实施例中，下部纳米线699是氧化纳米线，并且上部纳米线655是有源纳米线。在一个实施例中，下部纳米线699包括其上的氧化催化剂层。隔离sage壁660被包括在隔离结构658内并且在相邻子鳍654/纳米线699/655成对之间。隔离sage壁660与最近子鳍654/纳米线699/655成对之间的距离限定栅极端帽间距662。栅极结构可以在集成电路结构650上面、在隔离sage壁之间形成来制造装置。这样的栅极结构中的断裂由隔离sage壁施加。因为隔离sage壁660是自对准的，常规方法的限制因此可以被最小化以能够实现更积极进取（aggressive）的扩散到扩散间距。此外，因为栅极结构包括所有位置处的断裂，个体栅极结构部分可以是被在隔离sage壁660上面形成的局部互连所连接的。在实施例中，如所描绘的，sage壁660各自包括下部介电部分以及该下部介电部分上的介电盖，如所描绘的那样。
104.根据本公开的实施例，对于与图6相关联的结构的制造过程涉及使用提供具有填充减少沟道结构的环栅集成电路结构的过程方案，其示例在上文与图3a
‑
3h相关联地描述。
105.自对准栅极端帽（sage）处理方案涉及形成与鳍自对准的栅极/沟槽接触部端帽而不要求虑及掩模错配准的附加长度。因此，可以实施实施例来能够实现晶体管布局面积的缩小。本文描述的实施例可以涉及制造栅极端帽隔离结构，其也可以被称为栅极壁、隔离栅极壁或自对准栅极端帽（sage）壁。
106.在对于具有使相邻装置分离的sage壁的结构的示例性处理方案中，图7图示表示根据本公开的实施例制造具有环栅装置的自对准栅极端帽（sage）结构的方法中的各种操作的横截面示图。
107.参考图7的部分（a），起始结构包括衬底702上方的纳米线图案化堆叠704。光刻图案化堆叠706在纳米线图案化堆叠704上方形成。纳米线图案化堆叠704包括交替硅锗层710和硅层712。保护掩模714在纳米线图案化堆叠704与光刻图案化堆叠706之间。在一个实施例中，光刻图案化堆叠706是三层掩模，其由形貌掩模部分720、防反射涂层（arc）722和光致抗蚀剂层724组成。在特定的这样的实施例中，形貌掩模部分720是碳硬掩模（chm）层并且防反射涂层722是硅arc层。
108.参考图7的部分（b），部分（a）的堆叠被光刻图案化并且然后蚀刻来提供经蚀刻的结构，其包括图案化衬底702和沟槽730。
109.参考图7的部分（c），部分（b）的结构具有在沟槽730中形成的隔离层740和sage材料742。结构然后被平面化以留下图案化的形貌掩模层720'作为被暴露的上层。
110.参考图7的部分（d），隔离层740在图案化衬底702的上表面下方被凹陷，例如以限定突出鳍部分并且在sage壁742下方提供沟槽隔离结构741。
111.参考图7的部分（e），硅锗层710至少在沟道区中被移除以释放硅纳米线712a和712b。
112.根据本公开的实施例，对于与图7相关联的结构的制造过程涉及使用提供具有填充减少沟道结构的环栅集成电路结构的过程方案，其示例在上文与图3a
‑
3h相关联地描述。例如，参考图7的部分（e），在实施例中，纳米线712b和纳米带712a分别是有源纳米线和纳米带。在一个这样的实施例中，纳米线799b是氧化纳米线，并且纳米带799a是氧化纳米带，如所描绘的那样。在另一个这样的实施例中，纳米线799b是氧化纳米线，并且纳米带799a是有源纳米带。在另一个这样的实施例中，纳米线799b是有源纳米线，并且纳米带799a是氧化纳
米带。在任何情况下，在实施例中，氧化纳米线或氧化纳米带包括其上的氧化催化剂层。
113.继形成图7的部分（e）的结构之后，一个或多个栅极堆叠可以在有源和氧化纳米线和/或纳米带周围、在衬底702的突出鳍上面以及在sage壁742之间形成。在一个实施例中，在形成栅极堆叠之前，移除保护掩模714的余下部分。在另一个实施例中，保护掩模714的余下部分被保留作为绝缘鳍帽，作为处理方案的人工制品。
114.再次参考图7的部分（e），要意识到描绘了沟道示图，其中源极或漏极区进与出页面而定位。在实施例中，包括纳米线712b的沟道区具有小于包括纳米线712a的沟道区的宽度。因此，在实施例中，集成电路结构包括多宽（多wsi）纳米线。尽管712b和712a的结构分别被区分为纳米线和纳米带，但这样两种结构典型地在本文被称为纳米线。还要意识到通篇对鳍/纳米线对的参考或描绘可以指包括鳍和一个或多个上覆纳米线（例如，在图7中示出两个上覆纳米线）的结构，其中一个或多个底部导线被氧化以用于填充减少。
115.再次参考图7的部分（e）和后续描述，根据本公开的实施例，集成电路结构包括纳米线的第一垂直布置和衬底上方的纳米线的第二垂直布置。纳米线的第一垂直布置具有比纳米线的第二垂直布置更大数量的有源纳米线。纳米线的第一垂直布置和第二垂直布置具有共平面的最上面纳米线和共平面的最下面纳米线。纳米线的第二垂直布置具有氧化最下面纳米线。第一栅极堆叠在纳米线的第一垂直布置上面。第二栅极堆叠在纳米线的第二垂直布置上面以及氧化最下面纳米线周围。
116.在实施例中，纳米线的第一垂直布置的纳米线具有与纳米线的第二垂直布置的纳米线的水平宽度相同的水平宽度。在另一个实施例中，纳米线的第一垂直布置的纳米线具有比纳米线的第二垂直布置的纳米线的水平宽度更大的水平宽度。在另一个实施例中，纳米线的第一垂直布置的纳米线具有比纳米线的第二垂直布置的纳米线的水平宽度更小的水平宽度。
117.为了高亮具有三个垂直布置的纳米线的示例性集成电路结构，图8a图示根据本公开的实施例的基于纳米线的集成电路结构的三维横截面示图。图8b图示如沿a
‑
a'轴采取的图8a的基于纳米线的集成电路结构的横截面源极或漏极示图。图8c图示如沿b
‑
b'轴采取的图8a的基于纳米线的集成电路结构的横截面沟道示图。
118.参考图8a，集成电路结构800包括衬底802上方的一个或多个垂直堆叠的纳米线（804集）。为了强调纳米线部分以出于说明的目的，未描绘最下面的纳米线与衬底802之间的可选鳍。本文的实施例的目标是单导线装置和多导线装置。作为示例，出于说明的目的，示出具有纳米线804a、804b和804c的三个基于纳米线的装置。为了便于描述，纳米线804a用作示例，其中描述集中在纳米线中的一个上。要意识到在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于纳米线中的每个可以具有相同或基本上相同的属性。
119.纳米线804中的每个包括纳米线中的沟道区806。沟道区806具有长度（l）。参考图8c，沟道区还具有与长度（l）正交的周边（pc）。参考图8a和图8c，栅极电极堆叠808环绕沟道区806中的每个的整个周边（pc）。栅极电极堆叠808包括栅极电极连同沟道区806与栅极电极（未示出）之间的栅极介电层。在实施例中，沟道区是离散的，因为它完全被栅极电极堆叠808环绕而没有任何介入材料，诸如下面的衬底材料或上覆沟道制造材料。因此，在具有多个纳米线804的实施例中，纳米线的沟道区806相对于彼此也是离散的。
120.根据本公开的实施例，对于与图8a
‑
8c相关联的结构的制造过程涉及使用提供具
有填充减少沟道结构806的环栅集成电路结构的过程方案，其示例在上文与图3a
‑
3h相关联地描述。例如，在一个实施例中，纳米线804a是氧化纳米线。在另一个实施例中，纳米线804a和纳米线804b两者都是氧化纳米线。在一个实施例中，氧化纳米线包括其上的氧化催化剂层。
121.参考图8a和图8b两者，集成电路结构800包括一对非离散源极或漏极区810/812。该对非离散源极或漏极区810/812在多个垂直堆叠纳米线804的沟道区806的任一侧上。此外，该对非离散源极或漏极区810/812毗邻多个垂直堆叠纳米线804的沟道区806。在一个这样的实施例中（未描绘），该对非离散源极或漏极区810/812直接垂直毗邻沟道区806，因为外延生长在延伸超出沟道区806的纳米线部分上和在延伸超出沟道区806的纳米线部分之间，其中在源极或漏极结构内示出纳米线端部。在另一个实施例中，如在图8a中描绘的，该对非离散源极或漏极区810/812间接垂直毗邻沟道区806，因为它们在纳米线端部处而不是在纳米线之间形成。
122.在实施例中，如所描绘的，源极或漏极区810/812是非离散的，因为对于纳米线804的每个沟道区806不存在个体和离散的源极或漏极区。因此，在具有多个纳米线804的实施例中，纳米线的源极或漏极区810/812是全局或统一源极或漏极区，这与对于每个纳米线是离散的相反。在一个实施例中，从与离散沟道区806的长度正交的横截面角度来看，该对非离散源极或漏极区810/812中的每个在具有底部锥形部分和顶部顶点部分的形状上是近似矩形，如在图8b中描绘的那样。然而，在其他实施例中，纳米线的源极或漏极区810/812是相对较大的仍离散的非垂直合并外延结构，诸如与图f4
‑
4j相关联描述的节。
123.根据本公开的实施例，并且如在图8a和8b中描绘的，集成电路结构800还包括一对接触部814，每个接触部814在该对非离散源极或漏极区810/812中的一个上。在一个这样的实施例中，在垂直意义上，每个接触部814完全环绕相应的非离散源极或漏极区810/812。在另一个方面，可能无法访问非离散源极或漏极区810/812的整个周边以便与接触部814接触，并且接触部814因此只部分环绕非离散源极或漏极区810/812，如在图8b中描绘的那样。在未描绘的对照实施例中，如沿a
‑
a'轴采取的非离散源极或漏极区810/812的整个周边被接触部814环绕。根据本公开的实施例，尽管未描绘，但该对接触部814是不对称的一对接触部，如与图4j相关联地描述的那样。
124.参考图8b和图8c，非离散源极或漏极区810/812在单个统一特征用作多个（在该情况下是3个）纳米线804并且更特定地用于多于一个离散沟道区806的源极或漏极区这一意义上是全局的。在实施例中，该对非离散源极或漏极区810/812由与离散沟道区806的半导体材料不同的半导体材料组成，例如，该对非离散源极或漏极区810/812由硅锗组成，而离散沟道区806由硅组成。在另一个实施例中，该对非离散源极或漏极区810/812由与离散沟道区806的半导体材料相同或基本上相同的半导体材料组成，例如，该对非离散源极或漏极区810/812和离散沟道区806两者都由硅组成。
125.再次参考图8a，在实施例中，集成电路结构800还包括一对间隔件816。如所描绘的，该对间隔件816的外部分可以与非离散源极或漏极区810/812的部分重叠，从而在该对间隔件816下方提供非离散源极或漏极区810/812的“嵌入”部分。如同样描绘的，非离散源极或漏极区810/812的嵌入部分可能未在该对间隔件816的整体下面延伸。
126.衬底802可以由适合于集成电路结构制造的材料组成。在一个实施例中，衬底802
包括下部体衬底，其由单晶材料组成，该单晶材料可以包括但不限于，硅、锗、硅
‑
锗或iii
‑
v族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘体层在下部体衬底上。因此，结构800可以由起始绝缘体上半导体衬底制造。备选地，结构800直接从体衬底形成并且局部氧化用于形成电绝缘部分来替代上文描述的上部绝缘体层。在另一个备选实施例中，结构800直接从体衬底形成并且掺杂用于在其上形成电隔离有源区，诸如纳米线。在一个这样的实施例中，第一纳米线（即，靠近衬底）采用omega
‑
fet型结构的形式。
127.在实施例中，纳米线804可以被大小确定为线或带，如下文描述的，并且可以具有方形或圆角。在实施例中，纳米线804由诸如但不限于硅、锗或其组合的材料组成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线804，单晶纳米线可以基于（100个）全局取向，例如在z方向上具有<100>平面。如下文描述的，也可以考虑其他取向。在实施例中，从横截面的角度来看，纳米线804的尺寸是纳米尺度的。例如，在特定实施例中，纳米线804的最小尺寸小于大约20纳米。在实施例中，纳米线804由应变材料（特别在沟道区806）组成。
128.参考图8c，在实施例中，沟道区806中的每个具有宽度（wc）和高度（hc），宽度（wc）与高度（hc）近似相同为高度（hc）。即，在两个情况下，沟道区806是类似方形的，或如果有圆角的话，则在横截面剖面上是类似圆形的。在另一个方面，沟道区的宽度和高度不必相同，诸如通篇所描述的纳米带就是这样的情况。
129.在另一个方面，提供制造鳍/纳米线集成电路结构的纳米线部分的方法。例如，图9a
‑
9e图示表示根据本公开的实施例的制造鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面示图。
130.制造纳米线集成电路结构的方法可以包括在衬底上方形成纳米线。在示出两个硅纳米线的形成的特定示例中，图9a图示在其上具有硅层904/硅锗层906/硅层908堆叠的衬底902（例如，由在其上具有绝缘二氧化硅层902b的体衬底硅衬底902a组成）。要理解，在另一个实施例中，硅锗层/硅层/硅锗层堆叠可以用于最终形成两个硅锗纳米线。
131.参考图9b，硅层904/硅锗层906/硅层908堆叠的一部分以及二氧化硅层902b的顶部部分被图案化成鳍型结构910，例如利用掩模和等离子体蚀刻过程。要意识到，出于说明的目的，对于图9b的蚀刻示出为形成两个硅纳米线前体部分。尽管为了便于说明而将蚀刻示出为在底部隔离层内结束，但在本公开的实施例的上下文内设想了更复杂的堆叠。例如，过程可以适用于如与图7相关联描述的纳米线/鳍堆叠。
132.方法还可以包括在纳米线中形成沟道区，该沟道区具有长度和与该长度正交的周边。在示出在两个硅纳米线上面形成三个栅极结构的特定示例中，图9c图示在其上具有三个牺牲栅极912a、912b和912c的鳍型结构910。在一个这样的实施例中，这三个牺牲栅极912a、912b和912c由牺牲栅极氧化层914和牺牲多晶硅栅极层916组成，其被毯式沉积并且利用等离子体蚀刻过程来图案化。
133.在图案化以形成三个牺牲栅极912a、912b和912c之后，可以在三个牺牲栅极912a、912b和912c的侧壁上形成间隔件，可以执行掺杂（例如，尖端和/或源极和漏极型掺杂），并且可以形成层间介电层来覆盖三个牺牲栅极912a、912c和912c。层间介电层可以被抛光来暴露三个牺牲栅极912a、912b和912c，以用于替换栅极或后栅极过程。
134.参考图9d，移除三个牺牲栅极912a、912b和912c，从而留下间隔件918且保留层间
介电层920的一部分。另外，在起初被三个牺牲栅极912a、912b和912c覆盖的区域中移除硅锗层906的部分和鳍结构910的绝缘二氧化硅层902b的部分。硅层904和908的离散部分因此得以保留，如在图9d中描绘的那样。
135.图9d中示出的硅层904和908的离散部分在一个实施例中将最终变成基于纳米线的装置中的沟道区。因此，在图9d中所描绘的过程阶段处，可以执行沟道工程化或调谐。例如，在一个实施例中，图9d中示出的硅层904和908的离散部分使用氧化和蚀刻过程而变薄。这样的蚀刻过程可以在通过蚀刻硅锗层906来分离导线的同时被执行。因此，由硅层904和908形成的初始导线开始变得更厚并且薄到适合于纳米线装置中的沟道区的大小，这独立于装置的源极和漏极区的大小。因此，在实施例中，形成沟道区包括移除纳米线的一部分，并且源极和漏极区的所得周边（在下文描述）大于所得的沟道区的周边。
136.根据本公开的实施例，在从初始被三个牺牲栅极912a、912b和912c覆盖的区域移除三个牺牲栅极912a、912b和912c和移除硅锗层906的部分和鳍结构910的绝缘二氧化硅层902b的部分之后，执行提供具有填充减少沟道结构的环栅集成电路结构的制造过程，其示例在上文与图3a
‑
3h相关联地描述。例如，在一个实施例中，纳米线904是沟道区中的氧化纳米线。在一个实施例中，氧化纳米线包括其上的氧化催化剂层。
137.方法还可以包括形成环绕沟道区的整个周边的栅极电极堆叠。在示出在两个硅纳米线上面形成三个栅极电极的特定示例中，图9e图示在间隔件918之间在栅极介电层922（诸如高k栅极介电层）和栅极电极层924（诸如金属栅极电极层）沉积和后续抛光之后的结构。即，在图9d的沟槽921中形成栅极结构。另外，图9e描绘了在形成永久栅极堆叠之后后续移除层间介电层920的结果。在初始被图9d中描绘的层间介电层920的部分覆盖的区域中还移除硅锗层906的部分和鳍结构910的绝缘二氧化硅层902b的部分。硅层904和908的离散部分因此得以保留，如在图9e中描绘的那样。
138.方法还可以包括在纳米线中、在沟道区的任一侧上形成一对源极和漏极区，这些源极和漏极区中的每个具有与沟道区的长度正交的周边。特定地，图9e中示出的硅层904和908的离散部分在一个实施例中将最终变成基于纳米线的装置中的源极和漏极区的至少一部分。在一个这样的实施例中，通过使现有纳米线904和908周围的外延材料合并来形成外延源极或漏极结构。在另一个实施例中，外延源极或漏极结构被嵌入，例如移除纳米线904和908的部分并且然后执行源极或漏极（s/d）生长。在后一个情况下，根据本公开的实施例，这样的外延源极或漏极结构可以是非离散的，如与图8a和图8b相关联例示的那样，或可以是离散的，如与图4j相关联例示的那样。在任一情况下，在一个实施例中，源极或漏极结构是n型外延源极或漏极结构，两者都包括磷掺杂剂杂质原子。
139.方法后续可以包括形成一对接触部，该对接触部中的第一个完全或几乎完全环绕源极区的周边，并且该对接触部中的第二个完全或几乎完全环绕漏极区的周边。在实施例中，该对接触部是不对称的一对源极和漏极接触部结构，诸如与图4j相关联描述的那样。在其他实施例中，该对接触部是对称的一对源极和漏极接触部结构。特定地，在外延生长之后在图9e的沟槽925中形成接触部。沟槽中的一个可以首先比沟槽中另一个更进一步地凹陷。在实施例中，由金属种类形成接触部。在一个这样的实施例中，通过使接触金属共形沉积并且然后填充任何余下的沟槽体积来形成金属种类。沉积的共形方面可以通过使用化学气相沉积（cvd）、原子层沉积（ald）或金属回流来执行。
140.在实施例中，如通篇描述的，集成电路结构包括非平面装置，诸如但不限于finfet或具有对应的一个或多个上覆纳米线结构的三栅极装置。在这样的实施例中，对应的半导体沟道区由三维主体组成或在三维主体中形成，该三维主体具有上覆该三维主体的一个或多个离散纳米线沟道部分。在一个这样的实施例中，栅极结构环绕三维主体的至少顶表面和一对侧壁，并且进一步环绕一个或多个离散纳米线沟道部分中的每个。
141.在实施例中，如通篇描述的，衬底可以由半导体材料组成，该半导体材料可以经受制造过程并且其中电荷可以迁移。在实施例中，衬底是体衬底来形成有源区，所述体衬底由结晶硅、与电荷载体掺杂的硅/锗或锗层组成，所述电荷载体诸如但不限于磷、砷、硼或其组合。在一个实施例中，体衬底中的硅原子的浓度大于97%。在另一个实施例中，体衬底由不同的结晶衬底的顶上的外延层生长组成，例如在掺硼体硅单晶衬底的顶上生长的硅外延层。体衬底备选地可以由iii
‑
v族材料组成。在实施例中，体衬底由iii
‑
v材料组成，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由iii
‑
v族材料组成并且电荷载体掺杂剂杂质原子是这些，诸如但不限于碳、硅、锗、氧、硫、硒或碲。
142.在实施例中，如通篇描述的，沟槽隔离层可以由适合于最终电隔离或有助于隔离永久栅极结构的部分与下面的体衬底或隔离在下面的体衬底内形成的有源区（诸如隔离鳍有源区）的部分隔离的材料组成。例如，在一个实施例中，沟槽隔离层由介电材料组成，所述介电材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
143.在实施例中，如通篇描述的，自对准栅极端帽隔离结构可以由适合于最终使永久栅极结构的部分互相电隔离或有助于永久栅极结构的部分互相隔离的材料或多个材料组成。示例性材料或材料组合包括单个材料结构，诸如二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。一个示例性材料或材料组合包括多层堆叠，其具有下部部分二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅和上部部分较高介电常数材料，诸如氧化铪。
144.本文公开的实施例可以用于制造多种不同类型的集成电路和/或微电子装置。这样的集成电路的示例包括但不限于处理器、芯片集组件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子装置可以在本领域内已知的多种电子装置中使用。例如，在计算机系统（例如，台式机、膝上型计算机、服务器）、蜂窝电话、个人电子装置等中。集成电路可以与总线以及系统中的其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片集等。处理器、存储器和芯片集中的每个可以潜在地使用本文公开的方法制造。
145.图10图示根据本公开的实施例的一个实现的计算装置1000。计算装置1000容纳板1002。板1002可以包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006。处理器1004物理和电耦合到板1002。在一些实现中，至少一个通信芯片1006也物理和电耦合到板1002。在另外的实现中，通信芯片1006是处理器1004的部分。
146.计算装置1000根据它的应用可以包括其他组件，其可以或可以不物理和电耦合到板1002。这些其他组件包括但不限于易失性存储器（例如，dram）、非易失性存储器（例如，rom）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）装置、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、紧致
盘（cd）、数字多功能盘（dvd）等等）。
147.通信芯片1006能够实现数据到和从计算装置1000传递的无线通信。术语“无线”和它的派生词可以用于描述可以通过使用通过非固态介质的经调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。术语并不意味着相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。通信芯片1006可以实现多个无线标准或协议中的任一个，其包括但不限于wi
‑
fi（ieee 802.11系列）、wimax（ieee 802.16系列）、ieee 802.20、长期演进（lte）、ev
‑
do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、bluetooth、其衍生物，以及定名为3g、4g、5g及以后的任何其他无线协议。计算装置1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短程无线通信，诸如wi
‑
fi和bluetooth，并且第二通信芯片1006可以专用于较长程无线通信，诸如gps、edge、gprs、cdma、wimax、lte、ev
‑
do及其他。
148.计算装置1000的处理器1004包括封装在处理器1004内的集成电路管芯。处理器1004的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实现而构建的具有填充减少沟道结构的环栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
149.通信芯片1006还包括封装在通信芯片1006内的集成电路管芯。通信芯片1006的集成电路管芯可以包括一个或多个结构，诸如根据本公开的实施例的实现而构建的具有填充减少沟道结构的环栅集成电路结构。
150.在另外的实现中，容纳在计算装置1000内的另一个组件可以包含集成电路管芯，其包括一个或多个结构，诸如根据本公开的实施例的实现而构建的具有填充减少沟道结构的环栅集成电路结构。
151.在各种实现中，计算装置1000可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理（pda）、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字录像机。在另外的实现中，计算装置1000可以是处理数据的任何其他电子装置。
152.图11图示包括本公开的一个或多个实施例的中介件1100。中介件1100是用于将第一衬底1102桥接到第二衬底1104的介入衬底。第一衬底1102可以是例如集成电路管芯。第二衬底1104可以是例如存储器模块、计算机母板或另一个集成电路管芯。一般，中介件1100的目的是将连接扩展到更宽的节距或将连接重新路由到不同的连接。例如，中介件1100可以使集成电路管芯耦合到球栅阵列（bga）1106，该球栅阵列（bga）1106随后可以耦合到第二衬底1104。在一些实施例中，第一衬底和第二衬底1102/1104附连到中介件1100的相对侧。在其他实施例中，第一衬底和第二衬底1102/1104附连到中介件1100的相同侧。并且在另外的实施例中，三个或更多个衬底通过中介件1100互连。
153.中介件1100可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料（诸如聚酰亚胺）形成。在另外的实现中，中介件可以由交替刚性或柔性材料形成，该材料可以包括与上文描述的供在半导体衬底中使用的相同的材料，诸如硅、锗和其他iii
‑
v族和iv族材料。
154.中介件1100可以包括金属互连1108和通孔1110，其包括但不限于硅直通孔（tsv）
1112。中介件1100可以还包括嵌入式装置1114，其包括无源装置和有源装置两者。这样的装置包括但不限于电容器、解耦电容器、电阻器、感应器、熔丝、二极管、变压器、传感器和静电放电（esd）装置。在中介件1100上还可以形成更复杂的装置，诸如射频（rf）装置、功率放大器、功率管理装置、天线、阵列、传感器和mems装置。根据本公开的实施例，本文公开的设备或过程可以在中介件1100的制造中或在中介件1100中所包括的组件的制造中使用。
155.因此，本公开的实施例包括具有填充减少沟道结构的环栅集成电路结构，以及制造具有填充减少沟道结构的环栅集成电路结构的方法。
156.本公开的实施例的图示实现的上述描述（包括摘要中所描述的内容）不旨在是详尽的或将本公开限制在所公开的精确形式。尽管本公开的特定实现和示例在本文出于说明的目的被描述，但各种等同修改在本公开的范围内是可能的，如相关领域内技术人员将认识到的那样。
157.鉴于上文详细的描述，可以对本发明做出这些修改。在下列权利要求书中所使用的术语不应解释为将本公开限制在说明书和权利要求书中所公开的特定实现。相反，本公开的范围要完全通过下文权利要求书来确定，所述下文权利要求书根据所建立的权利要求解释的条款来解释。
158.示例实施例1：一种集成电路结构包括衬底上方的纳米线的垂直布置。纳米线的所述垂直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。第一栅极堆叠在所述一个或多个有源纳米线上方以及周围。第二栅极堆叠在所述一个或多个氧化纳米线上方以及周围。
159.示例实施例2：示例实施例1的集成电路，其中，所述一个或多个氧化纳米线具有其上的氧化催化剂层。
160.示例实施例3：示例实施例2的集成电路，其中，所述氧化催化剂层包括氧化铝。
161.示例实施例4：示例实施例1、2或3的集成电路，还包括：在纳米线的所述垂直布置的端部处的外延源极或漏极结构。
162.示例实施例5：示例实施例4的集成电路，其中，所述外延源极或漏极结构是离散外延源极或漏极结构。
163.示例实施例6：示例实施例4的集成电路，其中，所述外延源极或漏极结构是非离散外延源极或漏极结构。
164.示例实施例7：示例实施例4、5或6的集成电路，其中，所述栅极堆叠具有介电侧壁间隔件，并且所述外延源极或漏极结构是在所述栅极堆叠的所述介电侧壁间隔件下面延伸的嵌入式外延源极或漏极结构。
165.示例实施例8：示例实施例4、5、6或7的集成电路，还包括：耦合到所述外延源极或漏极结构的一对传导接触部结构。
166.示例实施例9：示例实施例8的集成电路，其中，所述一对传导接触部结构是不对称的一对传导接触部结构。
167.示例实施例10：示例实施例1、2、3、4、5、6、7、8或9的集成电路，，其中，纳米线的所述垂直布置在鳍上方。
168.示例实施例11：示例实施例1、2、3、4、5、6、7、8、9或10的集成电路，其中，所述栅极堆叠包括高k栅极介电层和金属栅极电极。
169.示例实施例12：示例实施例1、2、3、4、5、6、7、8、9、10或11的集成电路，其中，所述第一栅极堆叠包括n型栅极电极，并且所述第二栅极堆叠包括p型栅极电极。
170.示例实施例13：示例实施例1、2、3、4、5、6、7、8、9、10或11的集成电路，其中，所述第一栅极堆叠包括p型栅极电极，并且所述第二栅极堆叠包括n型栅极电极。
171.示例实施例14：一种制造集成电路结构的方法，包括：在衬底上方形成有源纳米线的垂直布置；使有源纳米线的所述垂直布置的一个或多个最下面纳米线而不是有源纳米线的所述垂直布置的一个或多个最上面纳米线氧化；在被氧化的一个或多个最下面纳米线上方以及周围形成下部栅极堆叠；以及在有源纳米线的所述垂直布置的所述一个或多个最上面纳米线上方以及周围形成上部栅极堆叠。
172.示例实施例15：实施例14的方法，其中，使有源纳米线的所述垂直布置的所述一个或多个最下面纳米线氧化包括首先在所述一个或多个最下面纳米线上形成氧化催化剂层。
173.示例实施例16：一种计算装置，包括：板；以及耦合到所述板的组件。所述组件包括集成电路结构。所述集成电路结构包括：衬底上方的纳米线的垂直布置。纳米线的所述垂直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。第一栅极堆叠在所述一个或多个有源纳米线上方以及周围。第二栅极堆叠在所述一个或多个氧化纳米线上方以及周围。
174.示例实施例17：示例实施例16的计算装置，还包括耦合到所述板的存储器。
175.示例实施例18：示例实施例16或17的计算装置，还包括：耦合到所述板的通信芯片。
176.示例实施例19：示例实施例16、17或18的计算装置，还包括：耦合到所述板的相机。
177.示例实施例20：示例实施例16、17、18或19的计算装置，还包括：耦合到所述板的电池。
178.示例实施例21：示例实施例16、17、18、19或20的计算装置，还包括：耦合到所述板的天线。
179.示例实施例22：示例实施例16、17、18、19、20或21的计算装置，其中，所述组件是封装集成电路管芯。