半导体结构的制备方法及半导体结构与流程

1.本发明涉及集成电路设计及制造技术领域，特别是涉及半导体结构的制备方法及半导体结构。


背景技术：

2.随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。而随着半导体产品的集成度的提高，半导体器件的尺寸不断减小，导致外围电路栅极尺寸越来越小，短沟道效应更加明显，漏电增加。
3.对于半导体存储器件而言，其包括阵列区以及位于阵列区外围的外围区，而阵列区包括单元区及位于单元区外围的用于设置各种逻辑电路的外围区，例如用于设置各种逻辑电路的外围区内可以包括灵敏放大器电路、开关控制电路或时钟电路等。
4.如何在减小半导体器件尺寸，保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流，成为半导体制造技术领域亟待解决的技术问题之一。


技术实现要素：

5.基于此，有必要针对上述背景技术中的问题，提供一种半导体结构的制备方法及半导体结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
6.为实现上述目的及其他相关目的，本技术的一方面提供一种半导体结构的制备方法，包括：
7.提供衬底，所述衬底包括单元区及位于所述单元区外围的外围区；
8.于所述衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有第一开口图形及第二开口图形，所述第一开口图形位于所述单元区内，以定义出字线沟槽的形状及位置，所述第二开口图形位于所述外围区内，以定义出外围栅极沟槽的形状及位置；
9.基于所述图形化掩膜层刻蚀所述衬底，以于所述单元区内形成字线沟槽，并同时于所述外围区内形成外围栅极沟槽；
10.于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
11.于上述实施例中的半导体结构制备方法中，通过在包括单元区及位于所述单元区外围的外围区的衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有第一开口图形及第二开口图形，所述第一开口图形位于所述单元区内，以定义出字线沟槽的形状及位置，所述第二开口图形位于所述外围区内，以定义出外围栅极沟槽的形状及位置；然后基于所述图形化掩膜层刻蚀所述衬底，以于所述单元区内形成字线沟槽，并同时于所述外围区内形成外围栅极沟槽，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。本技术通过将单元区内的字线与单元区外围的外围区内的栅极一次曝光、
同时制作，相对于单独制作外围区栅极需要的额外光罩，降低了制造成本；由于本技术中单元区内的字线与单元区外围的外围区内的栅极均为埋入式结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
12.在其中一个实施例中，采用自对准双重曝光显影工艺或深紫外光刻工艺形成所述图形化掩膜层。通过深紫外光刻工艺形成所述图形化掩膜层将单元区内的埋入式字线图形与单元区外围的外围区内的埋入式栅极图形一次曝光，同时制作，形成外围区埋入式栅极，减少了工艺流程及器件制造成本，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
13.在其中一个实施例中，于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极包括：
14.于所述字线沟槽的内表面及所述外围栅极沟槽的内表面形成栅氧化层；
15.于所述栅氧化层的表面形成第一功函数层，所述第一功函数层覆盖所述栅氧化层；
16.于所述第一功函数层的表面形成第一导电层，所述第一导电层无空隙填充于所述字线沟槽内，位于所述外围栅极沟槽内的所述第一导电层内侧具有间隙；
17.于所述第一导电层内侧的间隙内形成主导电层；
18.于所述字线沟槽及所述外围栅极沟槽内填充并形成覆盖绝缘层，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
19.在其中一个实施例中，于所述栅氧化层的表面形成第一功函数层包括：
20.于所述栅氧化层的表面形成硅酸铪层；
21.于所述硅酸铪层的表面形成氧化镧层；
22.对所得结构进行退火处理，以使得镧元素扩散至所述硅酸铪层，以形成镧掺杂硅酸铪层。
23.于上述实施例中的半导体结构制备方法中，通过于所述栅氧化层的表面形成硅酸铪层，并于所述硅酸铪层的表面形成氧化镧层，以在对所得结构进行退火处理之后，使得镧元素扩散至所述硅酸铪层，形成所述镧掺杂硅酸铪层，以制成具备高介电常数的栅极，同时便于调整栅极的阈值电压。
24.在其中一个实施例中，形成所述镧掺杂硅酸铪层之后还包括去除所述氧化镧层的步骤。
25.在其中一个实施例中，所述外围栅极沟槽包括第一外围栅极沟槽及第二外围栅极沟槽；形成的包括所述栅氧化层、所述第一功函数层、所述第一导电层、所述主导电层及所述覆盖绝缘层的所述埋入式栅极为第一埋入式栅极，所述第一埋入式栅极位于所述第一外围栅极沟槽内；于所述第一功函数层的表面形成所述第一导电层之后，且形成所述主导电层之前还包括于所述第二外围栅极沟槽内的所述栅氧化层的表面形成第二功函数层，并于所述第二功函数层的表面形成第二导电层的步骤，所述第二导电层内侧具有间隙；所述主导电层同时形成于所述第一导电层内侧的间隙内及所述第二导电层内侧的间隙内；所述覆盖绝缘层同时形成于所述字线沟槽内、所述第一外围栅极沟槽内及所述第二外围栅极沟槽内，以于所述字线沟槽内形成所述埋入式栅极字线并于所述第一外围栅极沟槽内形成第一埋入式栅极的同时，于所述第二外围栅极沟槽内形成第二埋入式栅极。
26.在其中一个实施例中，于所述第二外围栅极沟槽内的所述栅氧化层的表面形成第二功函数层的步骤包括：
27.于所述栅氧化层的表面形成硅酸铪层；
28.于所述硅酸铪层的表面形成氧化铝层；
29.对所得结构进行退火处理，以使得铝元素扩散至所述硅酸铪层，以形成铝掺杂硅酸铪层。
30.于上述实施例中的半导体结构制备方法中，通过于所述栅氧化层的表面形成硅酸铪层，并于所述硅酸铪层的表面形成氧化铝层，以在对所得结构进行退火处理之后，使得铝元素扩散至所述硅酸铪层，形成铝掺杂硅酸铪层，以制成具备高介电常数的栅极，同时便于调整栅极的阈值电压。
31.在其中一个实施例中，形成铝掺杂硅酸铪层之后还包括去除所述氧化铝层的步骤。
32.在其中一个实施例中，采用原位水汽生成工艺形成所述栅氧化层。
33.本技术的另一方面提供一种半导体结构，包括：
34.衬底，所述衬底包括单元区及位于所述单元区外围的外围区；
35.埋入式字线，位于所述单元区内；
36.埋入式栅极，位于所述外围区内。
37.于上述实施例中的半导体结构中，通过设置单元区内的字线与单元区外围的外围区内的栅极均为埋入式结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
38.在其中一个实施例中，所述埋入式栅极包括第一埋入式栅极及第二埋入式栅极；
39.所述埋入式字线包括：栅氧化层、第一功函数层、第一导电层及覆盖绝缘层；
40.所述埋入式字线中，所述栅氧化层、所述第一功函数层及所述第一导电层由外至内依次叠置，所述覆盖绝缘层位于所述栅氧化层、所述第一功函数层及所述第一导电层的上表面；
41.所述第一埋入式栅极包括：栅氧化层、第一功函数层、第一导电层、主导电层及覆盖绝缘层；
42.所述第一埋入式栅极中，所述栅氧化层、所述第一功函数层、所述第一导电层及所述主导电层由外至内依次叠置，所述覆盖绝缘层位于所述栅氧化层、所述第一功函数层、所述第一导电层及所述主导电层的上表面；
43.所述第二埋入式栅极包括：栅氧化层、第二功函数层、第二导电层、主导电层及覆盖绝缘层；
44.所述第二埋入式栅极中，所述栅氧化层、所述第二功函数层、所述第二导电层及所述主导电层由外至内依次叠置，所述覆盖绝缘层位于所述栅氧化层、所述第二功函数层、所述第二导电层及所述主导电层的上表面。
45.在其中一个实施例中，所述第一功函数层包括镧掺杂硅酸铪层；所述第二功函数层包括铝掺杂硅酸铪层，以提高制成半导体器件栅极的介电常数的同时，便于调整栅极的阈值电压。
46.在其中一个实施例中，所述第一功函数层还包括氧化镧层，所述氧化镧层位于所
述镧掺杂硅酸铪层与所述第一导电层之间；所述第二功函数层还包括氧化铝层，所述氧化铝层位于所述铝掺杂硅酸铪层与所述第二导电层之间，以提高制成半导体器件栅极的介电常数的同时，便于调整栅极的阈值电压。
47.在其中一个实施例中，所述栅氧化层包括氧化硅层。
48.在其中一个实施例中，所述第一导电层及所述第二导电层均为氮化钛层，且所述主导电层为钨层；或
49.所述第一导电层及所述第二导电层均为氮化钼层，且所述主导电层为钼层。
附图说明
50.为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
51.图1显示为本技术实施例中提供的一种半导体结构的制备方法的流程图。
52.图2显示为本技术实施例中提供的一种半导体结构的俯视图示意图；
53.图3显示为与图2中的单元区101和外围区102对应的部分的构造的俯视图示意图；
54.图4a显示为本技术一实施例中提供的一种半导体结构的制备方法中步骤s2所得结构沿图3中示意的a-a’、c-c’及e-e’方向截取的截面结构示意图；
55.图4b显示为本技术一实施例中提供的一种半导体结构的制备方法中步骤s6所得结构沿图3中示意的a-a’、c-c’及e-e’方向截取的截面结构示意图。
56.图4c-图4i显示为本技术一实施例中提供的一种半导体结构的制备方法中步骤s8所得结构沿图3中示意的a-a’、c-c’及e-e’方向截取的截面结构示意图；
57.图5a显示为本技术另一实施例中提供的一种半导体结构的制备方法中步骤s2所得结构沿图3中示意的a-a’、c-c’及e-e’方向截取的截面结构示意图；
58.图5b显示为本技术另一实施例中提供的一种半导体结构的制备方法中步骤s6所得结构沿图3中示意的a-a’、c-c’及e-e’方向截取的截面结构示意图；
59.图5c-图5k显示为本技术另一实施例中提供的一种半导体结构的制备方法中步骤s8所得结构沿图3中示意的a-a’、c-c’及e-e’方向截取的截面结构示意图。
60.附图标记说明：
61.100，衬底；101，单元区；
62.102，外围区；1021，第一子外围区；1022，第二子外围区；
63.11，位线；12，字线；
64.104，第一有源区；106，第二有源区；110，第一浅沟槽隔离结构；
65.120，第二浅沟槽隔离结构；15，字线沟槽；
66.16，外围栅极沟槽；161，第一外围栅极沟槽；162，第二外围栅极沟槽；
67.171，栅氧化材料层；17，栅氧化层；
68.181，第一功函数材料层；18，第一功函数层；
69.191，第一导电材料层；19，第一导电层；
70.201，主导电材料层；20，主导电层；
71.301，覆盖绝缘材料层；30，覆盖绝缘层；
72.50，埋入式字线；
73.60，埋入式栅极；61，第一埋入式栅极；62，第二埋入式栅极。
具体实施方式
74.为了便于理解本技术，下面将参考相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
75.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
76.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
77.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
78.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
79.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
80.请参阅图1-图5k。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，虽图示中仅显示与本技术中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
81.请参阅图1，在本技术的一个实施例中，提供了一种半导体结构的制备方法中，包括如下步骤：
82.步骤s2：提供衬底，所述衬底包括单元区及位于所述单元区外围的外围区；
83.步骤s4：于所述衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有第一开口图形及第二开口图形，所述第一开口图形位于所述单元区内，以定义出字线沟槽的形状及位置，所述第二开口图形位于所述外围区内，以定义出外围栅极沟槽的形状及位置；
84.步骤s6：基于所述图形化掩膜层刻蚀所述衬底，以于所述单元区内形成字线沟槽，并同时于所述外围区内形成外围栅极沟槽；
85.步骤s8：于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
86.作为示例，请继续参考图1，通过在包括单元区及位于所述单元区外围的外围区的衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有第一开口图形及第二开口图形，所述第一开口图形位于所述单元区内，以定义出字线沟槽的形状及位置，所述第二开口图形位于所述外围区内，以定义出外围栅极沟槽的形状及位置；然后基于所述图形化掩膜层刻蚀所述衬底，以于所述单元区内形成字线沟槽，并同时于所述外围区内形成外围栅极沟槽，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。本技术通过将单元区内的字线与单元区外围的外围区内的栅极一次曝光、同时制作，相对于单独制作外围区栅极需要的额外光罩，降低了制造成本；由于本技术中单元区内的字线与单元区外围的外围区内的栅极均为埋入式结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
87.在步骤s1中，请参阅图1中的s2步骤、图2及图3，提供衬底100，衬底100包括单元区101及位于单元区101外围的外围区102，请注意，图2仅示意性说明外围区102位于单元区101的外围，并不作为对本技术实施例的限定。
88.作为示例，衬底100可以由诸如硅晶片的半导体衬底形成。衬底100可以包括单晶硅、多晶硅或非晶硅。衬底100可以包括选自锗(ge)、硅锗(sige)碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)和磷化铟(inp)当中的至少一种。衬底100可以包括导电区域。本领域的技术人员可以根据衬底100上形成的晶体管类型选择衬底类型，因此衬底100的类型不应限制本技术的保护范围。
89.单元区101可以是其有源区域密度相对高的高密度区域，外围区102可以是其有源区域密度相对低的低密度区域。
90.单元区101可以是半导体存储器件的单元阵列区域。作为示例，诸如动态随机存取存储器(dram)的易失性存储单元阵列可以形成在单元区101中。或者，诸如闪速存储器的非易失性存储单元阵列可以形成在单元区101中。在外围区102中，可以形成与形成在单元区中的单元阵列电连接的外围电路。请参考图2和图3，根据本发明构思的一示例实施方式的半导体结构的制造方法，可以包括在衬底100的单元区101中的第一有源区104和第一浅沟槽隔离结构110。第一浅沟槽隔离结构110可以限制第一有源区104。第一有源区104可以包括一上表面，该上表面在第一方向ox上的长度大于该上表面在第二方向oy上的长度；第一
方向ox与第二方向oy垂直。记第一有源区104在第一方向ox上具有长轴l且在第二方向oy上具有短轴s。第一有源区104可以包括具有与短轴s相同宽度的短侧壁s1和与长轴l平行的长侧壁l1。多个第一有源区104可以被形成。多个第一有源区104可以在第一方向ox上彼此间隔开第一宽度p1。此外，多个第一有源区104可以在第二方向oy上彼此间隔开第二宽度p2，第二宽度p2小于第一宽度p1。多个第一有源区104可以重复且规则地形成在第一方向ox和第二方向oy上。第一浅沟槽隔离结构110可以包括沟槽结构，沟槽结构可以包括由外到内依次层叠的第一绝缘层112及第二绝缘层114。位线11可以设置为沿第三方向ob延伸；字线12可以设置为沿第四方向oa延伸。
91.根据本发明构思的一示例实施方式的半导体结构，如图4a所示，衬底100的外围区102中具有第二有源区106和第二浅沟槽隔离结构120。第二浅沟槽隔离结构120可以限制第二有源区106。多个第二有源区106可以被形成。多个第二有源区106可以彼此间隔开第三宽度p3；多个第二有源区106可以彼此间隔开第四宽度p4。在本技术的一示例实施方式中，第二浅沟槽隔离结构120可以包括由外到内依次层叠的绝缘层衬垫(未图示)及间隙填充绝缘层(未图示)。
92.作为示例，步骤s2中可以包括如下步骤：
93.步骤s22：于衬底100的上表面形成第一掩膜层(未图示)；
94.步骤s24：于所述第一掩膜层(未图示)的上表面涂覆第一光刻胶层(未图示)，并进行图形化处理，以形成图形化光刻胶层(未图示)；
95.步骤s26：基于所述图形化光刻胶层刻蚀所述第一掩膜层，以形成所述图形化掩膜层(未图示)，所述图形化掩膜层(未图示)内形成有第一开口图形及第二开口图形，所述第一开口图形位于所述单元区内，以定义出字线沟槽的形状及位置，所述第二开口图形位于所述外围区内，以定义出外围栅极沟槽的形状及位置；
96.步骤s214：去除所述图形化光刻胶层。
97.作为示例，形成的图形化掩膜层可以包括硬掩膜层，硬掩膜层可以是单层结构，也可以是多层堆叠结构，其材质可以是氧化硅；之后在所述硬掩膜层上涂覆光刻胶，并经曝光、显影等一系列步骤，形成图形化的光刻胶层，图形化的光刻胶层定义出字线沟槽的形状及位置及外围栅极沟槽的形状及位置，再基于图形化的光刻胶层刻蚀硬掩膜层以形成图形化掩膜层，然后去除图形化的光刻胶层。当然，在本技术的其他实施例中，也可以在形成图形化掩膜层的过程中保留图形化的光刻胶层，在刻蚀衬底100后，再去除所述图形化的光刻胶层。
98.作为示例，在本技术的一个实施例中，采用自对准双重曝光显影工艺(self aligned double patterning technology，sadp)形成所述图形化掩膜层，即，一次光刻完成后，相继使用非光刻工艺步骤(薄膜沉积、刻蚀等)实现对光刻图形的空间倍频。最后，使用另外一次光刻和刻蚀把多余的图形去掉。关于如何利用sadp形成图形化掩膜层的技术可以参见公开专利有源区阵列及其形成方法、半导体器件及其形成方法(cn110875313a)，具体内容本文不再赘述。
99.作为示例，在本技术的一个实施例中，可以采用深紫外光刻工艺形成所述图形化掩膜层。通过使用euv光刻机将单元区内的埋入式字线图形与单元区外围的外围区内的埋入式栅极图形一次曝光，同时制作，形成外围区埋入式栅极，减少了工艺流程及器件制造成
本，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
100.作为示例，在本技术的一个实施例中，请参阅图1中的s6步骤及图4a至图4b，步骤s6可以包括如下步骤：
101.基于所述图形化掩膜层采用干法刻蚀工艺或湿法刻蚀工艺对衬底100的上表面进行刻蚀，以于单元区101内形成字线沟槽15，并同时于外围区102内形成外围栅极沟槽16，如图4b所示。
102.作为示例，步骤s6中可以同时形成多个间隔规律分布的字线沟槽15，并同时形成多个间隔规律分布的外围栅极沟槽16。
103.在步骤s8中，请参阅图1中的s8步骤及图4c至图4i，于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极包括：
104.步骤s82，于字线沟槽15的内表面及外围栅极沟槽16的内表面形成栅氧化层17；
105.步骤s84，于所述栅氧化层17的表面形成第一功函数层18，第一功函数层18覆盖栅氧化层17；
106.步骤s86，于第一功函数层18的表面形成第一导电层19，第一导电层19无空隙填充于字线沟槽15内，位于外围栅极沟槽16内的第一导电层19内侧具有间隙；
107.步骤s88，于第一导电层19内侧的间隙内形成主导电层20；
108.步骤s810，于字线沟槽15及外围栅极沟槽16内填充并形成覆盖绝缘层30，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
109.作为示例，请继续参考图1中的s8步骤及图4c，步骤s82中可以采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种，于字线沟槽15的内表面及外围栅极沟槽16的内表面形成栅氧化材料层171。例如，在本实施例中，可以采用原位水汽生长工艺于字线沟槽15的内表面及外围栅极沟槽16的内表面形成栅氧化材料层171，栅氧化材料层171覆盖字线沟槽15的内表面、外围栅极沟槽16的内表面及衬底100的上表面。
110.作为示例，请继续参考图1中的s8步骤及图4d，步骤s84中可以采用原子层沉积工艺、原位水汽生长工艺及快速热氧化工艺中的至少一种，于栅氧化材料层171的表面形成第一功函数材料层181，第一功函数材料层181覆盖栅氧化材料层171。例如，在本实施例中，可以采用原子层沉积工艺于栅氧化材料层171的上表面形成第一功函数材料层181。
111.作为示例，请继续参考图1中的s8步骤及图4e，步骤s86中可以采用沉积工艺于第一功函数材料层181的表面形成第一导电材料层191，第一导电材料层191无空隙填充于字线沟槽15内，位于外围栅极沟槽16内的第一导电材料层191内侧具有间隙。
112.作为示例，请继续参考图4e，步骤s86中第一功函数材料层181的形成工艺可以为高密度等离子沉积(high density plasma，hdp)工艺、等离子体增强沉积工艺中的一种或多种。本技术中可以采用hdp工艺于第一功函数材料层181的表面形成第一导电材料层191，第一导电材料层191无空隙填充于字线沟槽15内，位于外围栅极沟槽16内的第一导电材料层191内侧具有间隙。
113.作为示例，请继续参考图1中的s8步骤及图4f，步骤s88中可以采用沉积工艺于第一导电材料层191内侧的间隙内填充主导电材料层201。例如，本技术中可以采用hdp工艺于第一导电材料层191内侧的间隙内填充主导电材料层201。
114.作为示例，请继续参考图1中的s8步骤及图4g，在形成主导电材料层201的步骤之后，还包括如下步骤：
115.步骤s89，对所得结构进行回刻，去除衬底100上方的主导电材料层201、第一导电材料层191、第一功函数材料层181及栅氧化材料层171，并同时去除字线沟槽15内的部分第一导电材料层191、第一功函数材料层181及栅氧化材料层171，及外围栅极沟槽16内的部分主导电材料层201、第一导电材料层191、第一功函数材料层181及栅氧化材料层171，字线沟槽15内保留的第一导电材料层191构成第一导电层19，字线沟槽15内保留的第一功函数材料层181构成第一功函数层18，字线沟槽15内保留的栅氧化材料层171构成栅氧化层17；外围栅极沟槽16内保留的主导电材料层201构成主导电层20，外围栅极沟槽16内保留的第一导电材料层191构成第一导电层19，外围栅极沟槽16内保留的第一功函数材料层181构成第一功函数层18，外围栅极沟槽16内保留的栅氧化材料层171构成栅氧化层17。其中，字线沟槽15内的第一导电层19的顶面、第一功函数层18的顶面及栅氧化层17的顶面均低于字线沟槽15的顶面。外围栅极沟槽16内的主导电层20的顶面、第一导电层19的顶面、第一功函数层18的顶面及栅氧化层17的顶面均低于外围栅极沟槽16的顶面。
116.作为示例，请继续参考图1中的s8步骤及图4h，步骤s810中可以采用沉积工艺于字线沟槽15及外围栅极沟槽16内填充并形成覆盖绝缘材料层301，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
117.作为示例，请继续参考图1中的s8步骤及图4i，步骤s810中还可以采用化学机械研磨工艺去除位于衬底100的上表面、位于字线沟槽15上方及位于外围栅极沟槽16上方的覆盖绝缘材料层301，以使得衬底100的上表面平坦化，字线沟槽15内保留的覆盖绝缘材料层301及外围栅极沟槽16内保留的覆盖绝缘材料层301构成覆盖绝缘层30，以于字线沟槽15内形成埋入式字线，并同时于外围栅极沟槽16内形成埋入式栅极。
118.作为示例，在本技术的一个实施例中，步骤s84中于栅氧化层17的表面形成第一功函数层18可以包括如下步骤：
119.步骤s842，于栅氧化材料层171的表面形成硅酸铪层(未图示)；
120.步骤s844，于所述硅酸铪层的表面形成氧化镧层(未图示)；
121.步骤s846，对所得结构进行退火处理，以使得镧元素扩散至所述硅酸铪层，以形成镧掺杂硅酸铪层。
122.作为示例，在本技术的一个实施例中，形成所述镧掺杂硅酸铪层之后还包括去除所述氧化镧层的步骤。
123.于上述实施例中的半导体结构制备方法中，通过于所述栅氧化层的表面形成硅酸铪层，并于所述硅酸铪层的表面形成氧化镧层，以在对所得结构进行退火处理之后，使得镧元素扩散至所述硅酸铪层，形成所述镧掺杂硅酸铪层，以制成具备高介电常数的栅极，同时便于调整栅极的阈值电压。
124.作为示例，在本技术的另一个实施例中，请参考图5k，所述外围栅极沟槽16包括第一外围栅极沟槽161及第二外围栅极沟槽162；形成的包括所述栅氧化层17、第一功函数层18、第一导电层19、主导电层20及覆盖绝缘层30的所述埋入式栅极为第一埋入式栅极，所述第一埋入式栅极位于第一外围栅极沟槽161内；于第一功函数层18的表面形成第一导电层19之后，且形成主导电层20之前还包括于第二外围栅极沟槽162内的栅氧化层17的表面形
成第二功函数层28，并于第二功函数层28的表面形成第二导电层29的步骤，第二导电层29内侧具有间隙；主导电层20同时形成于第一导电层19内侧的间隙内及第二导电层29内侧的间隙内；覆盖绝缘层30同时形成于字线沟槽15内、第一外围栅极沟槽161内及第二外围栅极沟槽162内，以于字线沟槽15内形成所述埋入式栅极字线并于所述第一外围栅极沟槽内形成第一埋入式栅极的同时，于所述第二外围栅极沟槽内形成第二埋入式栅极。
125.作为示例，请继续图1中的s6步骤及图5a至图5b，步骤s6可以包括如下步骤：
126.基于所述图形化掩膜层采用干法刻蚀工艺或湿法刻蚀工艺对衬底100的上表面进行刻蚀，以于单元区101内形成字线沟槽15，并同时于外围区102内形成外围栅极沟槽16，其中，所述外围栅极沟槽16包括第一外围栅极沟槽161及第二外围栅极沟槽162。
127.作为示例，步骤s6中可以同时形成多个间隔规律分布的字线沟槽15，并同时形成多个间隔规律分布的外围栅极沟槽16，所述外围栅极沟槽16包括第一外围栅极沟槽161及第二外围栅极沟槽162。
128.在步骤s8中，请参阅图1中的s8步骤及图5k，于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极包括：
129.步骤s821，于字线沟槽15的内表面、第一外围栅极沟槽161的内表面及第二外围栅极沟槽162的内表面形成栅氧化材料层171。
130.步骤s841，于栅氧化材料层171的表面形成第一功函数材料层181，第一功函数材料层181覆盖栅氧化材料层171。
131.步骤s861，于第一外围栅极沟槽161内的第一功函数材料层181的表面形成第一导电材料层191，第一导电材料层191无空隙填充于字线沟槽15内，位于第一外围栅极沟槽161内的第一导电材料层191内侧具有间隙。
132.步骤s871，于第二外围栅极沟槽162内的栅氧化材料层171的表面形成第二功函数材料层281，第二功函数材料层281覆盖第二外围栅极沟槽162内的栅氧化材料层171的表面。
133.步骤s872，于第二外围栅极沟槽162内的第二功函数材料层281的表面形成第二导电材料层291，第二导电材料层291覆盖第二外围栅极沟槽162内的第二功函数材料层281，第二外围栅极沟槽162内的第二导电材料层291的内侧具有间隙。
134.步骤s881，于第一导电材料层191及第二导电材料层291内侧的间隙内形成主导电材料层201。
135.步骤s891，对所得结构进行回刻，去除衬底100上方的主导电材料层201、第一导电材料层191、第一功函数材料层181及栅氧化材料层171，并同时去除字线沟槽15内的部分第一导电材料层191、第一功函数材料层181及栅氧化材料层171，位于第一外围栅极沟槽161内的部分主导电材料层201、第一导电材料层191、第一功函数材料层181及栅氧化材料层171，位于第二外围栅极沟槽162内的部分主导电材料层201、第二导电材料层291、第二功函数材料层281及栅氧化材料层171；字线沟槽15内保留的第一导电材料层191构成第一导电层19，字线沟槽15内保留的第一功函数材料层181构成第一功函数层18，字线沟槽15内保留的栅氧化材料层171构成栅氧化层17；第一外围栅极沟槽161内保留的主导电材料层201构成主导电层20，第一外围栅极沟槽161内保留的第一导电材料层191构成第一导电层19，第一外围栅极沟槽161内保留的第一功函数材料层181构成第一功函数层18，第一外围栅极沟
槽161内保留的栅氧化材料层171构成栅氧化层17；第二外围栅极沟槽162内保留的主导电材料层201构成主导电层20，第二外围栅极沟槽162内保留的第二导电材料层291构成第二导电层29，第二外围栅极沟槽162内保留的第二功函数材料层281构成第二功函数层28，第二外围栅极沟槽162内保留的栅氧化材料层171构成栅氧化层17；其中，字线沟槽15内的第一导电层19的顶面、第一功函数层18的顶面及栅氧化层17的顶面均低于字线沟槽15的顶面。第一外围栅极沟槽161内的主导电层20的顶面、第一导电层19的顶面、第一功函数层18的顶面及栅氧化层17的顶面均低于外围栅极沟槽16的顶面；第二外围栅极沟槽162内的主导电层20的顶面、第二导电层29的顶面、第二功函数层28的顶面及栅氧化层17的顶面均低于第二外围栅极沟槽162的顶面。
136.步骤s811，于字线沟槽15、第一外围栅极沟槽161及第二外围栅极沟槽162内填充并形成覆盖绝缘层30，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
137.作为示例，请继续参考图1中的s8步骤及图5i至图5k，步骤s811中可以采用沉积工艺于字线沟槽15、第一外围栅极沟槽161及第二外围栅极沟槽162内填充并形成覆盖绝缘材料层301，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。
138.作为示例，请继续参考图1中的s8步骤及图5i至图5k，步骤s811中还可以采用化学机械研磨工艺去除位于衬底100的上表面、位于字线沟槽15上方、位于第一外围栅极沟槽161上方及位于第二外围栅极沟槽162上方的覆盖绝缘材料层301，以使得衬底100的上表面平坦化，字线沟槽15内保留的覆盖绝缘材料层301、第一外围栅极沟槽161内保留的覆盖绝缘材料层301及第二外围栅极沟槽162内保留的覆盖绝缘材料层301构成覆盖绝缘层30，以于字线沟槽15内形成埋入式字线，并同时于外围栅极沟槽16内形成埋入式栅极。
139.作为示例，在本技术的一个实施例中，步骤s871中于第二外围栅极沟槽162内的栅氧化材料层171的表面形成第二功函数材料层281，可以包括如下步骤：
140.步骤s8712，于第二外围栅极沟槽162内的栅氧化材料层171的表面形成硅酸铪层(未图示)；
141.步骤s8714，于所述硅酸铪层的表面形成氧化铝层(未图示)；
142.步骤s8716，对所得结构进行退火处理，以使得铝元素扩散至所述硅酸铪层，以形成铝掺杂硅酸铪层。
143.作为示例，在本技术的一个实施例中，形成铝掺杂硅酸铪层之后还包括去除所述氧化铝层的步骤。
144.于上述实施例中的半导体结构制备方法中，于上述实施例中的半导体结构制备方法中，通过于所述栅氧化层的表面形成硅酸铪层，并于所述硅酸铪层的表面形成氧化铝层，以在对所得结构进行退火处理之后，使得铝元素扩散至所述硅酸铪层，形成铝掺杂硅酸铪层，以制成具备高介电常数的栅极，同时便于调整栅极的阈值电压。
145.作为示例，在本技术的一个实施例中，栅氧化层17可以包括但不仅限于氧化硅层。
146.作为示例，在本技术的一个实施例中，覆盖绝缘层30可以包括但不仅限于氮化硅层。
147.作为示例，请参考图4i，根据本发明构思的一示例实施方式的半导体结构，包括衬
底100及形成于衬底100内的埋入式字线50及埋入式栅极60，衬底100包括单元区101及位于单元区101外围的外围区102；埋入式字线50位于单元区101内；埋入式栅极60位于所述外围区102内。
148.具体地，请继续参考图4i，通过设置单元区101内的字线与单元区外围的外围区102内的栅极均为埋入式结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
149.作为示例，请参考图5k，根据本发明构思的一示例实施方式的半导体结构，所述埋入式栅极包括第一埋入式栅极61及第二埋入式栅极62；第一埋入式栅极61位于第一子外围区1021内，第二埋入式栅极62位于第二子外围区1022内，埋入式字线50包括：栅氧化层17、第一功函数层18、第一导电层19及覆盖绝缘层30；埋入式字线50中，栅氧化层17、第一功函数层18及第一导电层19由外至内依次叠置，覆盖绝缘层30位于栅氧化层17、第一功函数层18及第一导电层19的上表面；第一埋入式栅极61包括：栅氧化层17、第一功函数层18、第一导电层19、主导电层20及覆盖绝缘层30；第一埋入式栅极61中，栅氧化层17、第一功函数层18、第一导电层19及主导电层20由外至内依次叠置，覆盖绝缘层30位于栅氧化层17、第一功函数层18、第一导电层19及主导电层20的上表面；第二埋入式栅极62包括：栅氧化层17、第二功函数层28、第二导电层29、主导电层20及覆盖绝缘层30；第二埋入式栅极62中，栅氧化层17、第二功函数层28、第二导电层29及主导电层20由外至内依次叠置，覆盖绝缘层30位于栅氧化层17、第二功函数层28、第二导电层29及主导电层20的上表面。
150.作为示例，请继续参考图5k，在本技术的一个实施例中，第一功函数层18包括镧掺杂硅酸铪层；第二功函数层28包括铝掺杂硅酸铪层，以提高制成半导体器件栅极的介电常数的同时，便于调整栅极的阈值电压。
151.作为示例，请继续参考图5k，在本技术的一个实施例中，第一功函数层18还包括氧化镧层(未图示)，所述氧化镧层位于所述镧掺杂硅酸铪层(未图示)与第一导电层19之间；第二功函数层28还包括氧化铝层(未图示)，所述氧化铝层位于所述铝掺杂硅酸铪层(未图示)与第二导电层29之间，以提高制成半导体器件栅极的介电常数的同时，便于调整栅极的阈值电压。
152.作为示例，请继续参考图5k，在本技术的一个实施例中，所述栅氧化层17包括氧化硅层。
153.作为示例，请继续参考图5k，在本技术的一个实施例中，第一导电层19及第二导电层29均为氮化钛层，且主导电层20为钨层.
154.作为示例，请继续参考图5k，在本技术的一个实施例中，第一导电层19及第二导电层29均为氮化钼层，且主导电层20为钼层。
155.综上所述，本技术提供一种半导体结构的制备方法及半导体结构，通过在包括单元区及位于所述单元区外围的外围区的衬底的表面形成图形化掩膜层，所述图形化掩膜层内具有第一开口图形及第二开口图形，所述第一开口图形位于所述单元区内，以定义出字线沟槽的形状及位置，所述第二开口图形位于所述外围区内，以定义出外围栅极沟槽的形状及位置；然后基于所述图形化掩膜层刻蚀所述衬底，以于所述单元区内形成字线沟槽，并同时于所述外围区内形成外围栅极沟槽，以于所述字线沟槽内形成埋入式字线，并同时于所述外围栅极沟槽内形成埋入式栅极。本技术通过将单元区内的字线与单元区外围的外围
区内的栅极一次曝光、同时制作，相对于单独制作外围区栅极需要的额外光罩，降低了制造成本；由于本技术中单元区内的字线与单元区外围的外围区内的栅极均为埋入式结构，在保证外围区内电路栅极尺寸满足电路集成度设计需求的同时，避免增加制成半导体器件的短沟道效应及漏电流。
156.请注意，上述实施例仅出于说明性目的而不意味对本技术的限制。
157.应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
158.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
159.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
160.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。