一种功率半导体器件及其制备方法与流程

1.本申请涉及半导体技术领域，具体地，涉及一种功率半导体器件及其制备方法。


背景技术：

2.功率半导体器件是电力电子系统进行能量转换和控制的基本电子元器件，电力电子技术的不断发展为功率半导体器件开拓了广泛的应用领域，以mosfet(metal
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oxide
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semiconductor field
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effect transistor，金属氧化物半导体场效晶体管)和igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)为标志的功率半导体器件是当今电力电子器件领域的主流。
3.mosfet和igbt的栅极结构包括沟槽型和平面型。沟槽型栅极通常是通过在沟槽侧壁生长栅氧化层并填充多晶硅而形成，这种栅极结构提高了功率半导体器件平面面积的利用效率，使得单位面积可获得的沟道宽度和电流密度更大，从而使器件获得更大的电流导通能力，因而具有沟槽型栅极的功率半导体器件已被广泛应用于电机调速、逆变器、电源、电子开关、音响、汽车电器等多种领域。
4.主流的具有沟槽型栅极的功率半导体器件，都是采用多个元胞按照一定步距重复并最终并联的设计。在摩尔定律的驱使下，单位面积的元胞数量最终决定了器件的性能，因而在制造能力允许的范围内，需要尽可能地压缩沟槽和接触孔的尺寸以尽可能地减小元胞的尺寸。步距变小对设备提出了更高的要求，比如光刻沟槽和接触孔时需要使用具有248nm甚至更短波长光源的深紫外光刻机台以刻蚀出工艺尺寸的沟槽和接触孔。此外步距变小还要求制备沟槽和接触孔的两次光刻图形具有更高的套刻精度，带来工艺控制难度大、成品率下降、制造成本高等诸多问题。


技术实现要素：

5.本申请实施例中提供了一种功率半导体器件及其制备方法，用于解决制备功率半导体器件工艺控制难度大、成品率下降、制造成本高的问题。
6.根据本申请实施例的第一个方面，提供了一种功率半导体器件的制备方法，包括：
7.在半导体基板中形成沟槽栅型mos结构，沟槽栅型mos结构包括：自半导体基板表面延伸至半导体基板中的第一掺杂类型的体区；穿过体区的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；位于第一沟槽内壁的第一绝缘层；位于第二沟槽内壁的第二绝缘层；位于体区表面的第三绝缘层；填充在第一沟槽内的第一多晶硅；填充在第二沟槽内的第二多晶硅，第一多晶硅表面和第二多晶硅表面低于体区表面；位于第一沟槽周围的体区表面和体区侧面的第二掺杂类型的源区，第二掺杂类型和第一掺杂类型相反；位于第一多晶硅表面的第四绝缘层；位于第二多晶硅表面的第五绝缘层；
8.沉积停止层，以完全填充第一沟槽，并部分填充第二沟槽而在第二沟槽内形成第三沟槽；
9.在停止层表面沉积层间介质层，层间介质层完全填充第三沟槽；
10.对层间介质层、停止层、第三绝缘层以及第五绝缘层进行刻蚀，以暴露出第一沟槽周围的体区表面，以保留第一沟槽内的停止层作为覆盖结构，以在第二沟槽内形成侧墙结构，并暴露出第二多晶硅的部分表面；
11.对第一沟槽周围的体区和第二多晶硅进行刻蚀，以去除第一沟槽周围的体区表面的源区，并在第二多晶硅上形成凹槽结构；
12.对第一沟槽周围的体区表面进行掺杂，形成第一掺杂类型的接触区。
13.进一步地，在半导体基板中形成沟槽栅型mos结构，包括：
14.对半导体基板进行掺杂形成体区；
15.对体区进行刻蚀形成第一沟槽和第二沟槽；
16.生长第一绝缘层、第二绝缘层以及第三绝缘层；
17.对第一沟槽和第二沟槽进行多晶硅填充与回刻，相应形成第一多晶硅和第二多晶硅；
18.对第一沟槽周围的体区表面和体区侧面进行掺杂形成源区；
19.生长第四绝缘层和第五绝缘层。
20.进一步地，对第一沟槽周围的体区表面和体区侧面进行掺杂形成源区，包括：对体区进行离子注入，离子入射方向与体区法线之间的夹角为30度～45度。
21.进一步地，对层间介质层、停止层、第三绝缘层以及第五绝缘层进行刻蚀，包括：
22.对层间介质层进行刻蚀，以暴露出位于第一沟槽正上方的停止层和位于第二沟槽内的停止层；
23.对停止层、第三绝缘层以及第五绝缘层进行刻蚀，以暴露出第一沟槽周围的体区表面，以保留第一沟槽内的停止层作为覆盖结构，以在第二沟槽内形成侧墙结构，并暴露出第二多晶硅的部分表面。
24.进一步地，在对第一沟槽周围的体区表面进行掺杂之后，还包括：
25.在整个器件表面依次沉积阻挡金属层和正面金属层；
26.对正面金属层和阻挡金属层进行刻蚀，以形成第一电极结构和第二电极结构，第一电极结构至少覆盖第一沟槽、源区以及接触区，第二电极结构至少覆盖第二沟槽。
27.进一步地，上述制备方法还包括：
28.对半导体基板进行减薄；
29.在减薄后的半导体基板背面沉积背面金属层。
30.根据本申请实施例的第二个方面，提供了一种功率半导体器件，包括：
31.半导体基板；
32.自半导体基板表面延伸至半导体基板中的体区，体区包括第一区域和第二区域；
33.穿过第一区域的第一沟槽，第一沟槽内壁设置有第一绝缘层，第一绝缘层超出第一区域表面，第一沟槽内从下至上依次设置有第一多晶硅、第四绝缘层以及覆盖结构，第四绝缘层表面低于第一区域表面，第一沟槽周围的体区侧面设置有源区，源区的掺杂类型和体区的掺杂类型相反，第一沟槽周围的体区表面设置有接触区，接触区的掺杂类型和体区的掺杂类型相同；
34.穿过第二区域的第二沟槽，第二沟槽的宽度大于第一沟槽的宽度，第二沟槽内壁设置有第二绝缘层，第二沟槽内从下至上依次设置有具有凹槽结构的第二多晶硅、位于凹
槽结构顶部表面的第五绝缘层以及位于第五绝缘层表面的侧墙结构；
35.位于第二区域表面的第三绝缘层；
36.位于第三绝缘层表面的停止层；
37.位于停止层表面的层间介质层。
38.进一步地，第一区域表面低于第二区域表面，覆盖结构的表面和第二区域表面在同一平面内。
39.进一步地，覆盖结构超出第一区域表面的高度与源区宽度的比值为1:1～10:1。
40.进一步地，前述功率半导体器件还包括：
41.至少覆盖第一沟槽、源区以及接触区的第一电极结构，第一电极结构包括第一阻挡金属层以及位于第一阻挡金属层表面的第一正面金属层；
42.至少覆盖第二沟槽的第二电极结构，第二电极结构包括第二阻挡金属层以及位于第二阻挡金属层表面的第二正面金属层，第二电极结构和第一电极结构不接触。
43.采用本申请实施例中提供的功率半导体器件及其制备方法，通过保留位于main cell区域的第一沟槽内的停止层作为覆盖结构，并在第一沟槽周围的体区侧面形成源区，使得第一沟槽周围的体区可以不通过多个小尺寸的接触孔连接正面金属层，而是通过统一制作导电层实现电极的引出。由于不需要单独制作小尺寸的接触孔，因而减少了器件制备对高端半导体装备，尤其是高精度光刻机的苛刻要求，或者说是降低了对高精度光刻机的依赖。并且，大尺寸的接触孔对金属化填充孔洞的工艺要求降低，无需使用金属插塞、cmp平坦化等高成本的制造工艺；单个大尺寸的接触孔的可靠性要远高于多个小尺寸的接触孔。因此，本申请实施例中提供的功率半导体器件及其制备方法，能够减小工艺控制难度，提高成品率，减小制造成本。
44.在此基础上，通过保留第一沟槽内的停止层作为覆盖结构，增加了正面金属层和第一沟槽内的多晶硅之间的距离，因而可以降低栅源电容，即降低输入电容，从而可以提高功率半导体器件的开关速度。此外，在注入形成接触区时，利用覆盖结构的隔离作用，可以避免多晶硅栅表面的掺杂浓度受到反型注入掺杂的影响而降低，进而避免栅极电阻的异常升高，因而可以提高器件性能，保障器件参数的稳定性。并且，由于覆盖结构高出第一沟槽周围的体区侧面的源区，在注入形成源区时，利用覆盖结构的阴影效应，可以避免反型注入掺杂降低源区的掺杂浓度，进而避免源极电阻的异常升高，可以进一步提高器件的性能，保障器件参数的稳定性。
45.并且，通过在第二沟槽内形成侧墙结构，可以避免发生接触偏移，避免栅极短路。
附图说明
46.此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
47.图1至图18为本申请实施例的功率半导体器件的制备方法各步骤中的器件结构示意图；
48.图19为现有技术中的功率半导体器件的部分版图示意图；
49.图20为本申请实施例的功率半导体器件的部分版图示意图。
具体实施方式
50.为了使本申请实施例中的技术方案及优点更加清楚，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
51.第一方面，本申请实施例提供一种功率半导体器件的制备方法，此功率半导体器件具体可以为mosfet、igbt等具有沟槽型栅极的功率半导体器件。该半导体器件的制备方法包括：
52.步骤s11，在半导体基板中形成沟槽栅型mos结构，沟槽栅型mos结构包括：自半导体基板表面延伸至半导体基板中的第一掺杂类型的体区；穿过体区的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；位于第一沟槽内壁的第一绝缘层；位于第二沟槽内壁的第二绝缘层；位于体区表面的第三绝缘层；填充在第一沟槽内的第一多晶硅；填充在第二沟槽内的第二多晶硅，第一多晶硅表面和第二多晶硅表面低于体区表面；位于第一沟槽周围的体区表面和体区侧面的第二掺杂类型的源区，第二掺杂类型和第一掺杂类型相反；位于第一多晶硅表面的第四绝缘层；位于第二多晶硅表面的第五绝缘层；
53.步骤s12，沉积停止层，以完全填充第一沟槽，并部分填充第二沟槽而在第二沟槽内形成第三沟槽；
54.步骤s13，在停止层表面沉积层间介质层，层间介质层完全填充第三沟槽；
55.步骤s14，对层间介质层、停止层、第三绝缘层以及第五绝缘层进行刻蚀，以暴露出第一沟槽周围的体区表面，以保留第一沟槽内的停止层作为覆盖结构，以在第二沟槽内形成侧墙结构，并暴露出第二多晶硅的部分表面；
56.步骤s15，对第一沟槽周围的体区和第二多晶硅进行刻蚀，以去除第一沟槽周围的体区表面的源区，并在第二多晶硅上形成凹槽结构；
57.步骤s16，对第一沟槽周围的体区表面进行掺杂，形成第一掺杂类型的接触区。
58.图1至图18为本申请实施例的功率半导体器件的制备方法各步骤中的器件结构示意图，下面结合图1至图18对本申请实施例的功率半导体器件的制备方法进行详细的说明。
59.对于不同类型的功率半导体器件，半导体基板的选择也不相同。若是制备mosfet，可以采用外延片作为半导体基板；若是制备igbt，可以采用外延片或者单晶片作为半导体基板。参考图1，以采用外延片作为半导体基板为例，外延片包括衬底11以及位于衬底11表面的外延层12。外延片可以通过商购获得，也可以通过采用化学气相沉积(chemical vapor deposition，cvd)或者物理气相沉积(physical vapor deposition，pvd)等工艺，在衬底11表面沉积外延层12获得。
60.本申请实施例对于衬底11与外延层12的掺杂类型均不做特别限定。一般情况下，若功率半导体器件为mosfet，则衬底11与外延层12的掺杂类型相同，比如衬底11与外延层12均为n型掺杂或均为p型掺杂；若功率半导体器件为igbt，则衬底11与外延层12的掺杂类型可以不同，比如衬底11为p型掺杂，外延层12为n型掺杂。本申请实施例并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂类型。
61.在功率半导体器件中，一般控制衬底11的掺杂浓度大于外延层12的掺杂浓度。但本发明并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂浓度。
62.此外，外延层12的厚度越大，越有利于提高器件的击穿电压，尤其是在igbt中，但不利于器件的小型化。本领域技术人员可以根据实际需求确定衬底11及外延层12的厚度。本实施例中，外延层12的厚度大于后续制作的沟槽深度；在其它实施例中，外延层12的厚度也可以小于或等于后续制作的沟槽深度。
63.参考图2，对半导体基板进行掺杂形成体区13。
64.具体地，通过向外延层12注入杂质，再进行退火即可形成体区13。在具体实践中，后续的热加工过程也会增大体区13的结深，因此离子注入之后的退火不是必须步骤，可根据实际工艺条件选择是否进行退火以及调整退火工艺。当然，体区13的结深应小于外延层12的厚度。对外延层12进行掺杂所使用的掺杂杂质以及掺杂浓度可根据实际需求进行设置。在本发明具体实施过程中，是向外延层12中注入e12数量级以上的硼等p型杂质，形成作为体区13的p型掺杂区。
65.采用传统的半导体工艺制备具有沟槽型栅极的功率半导体器件，通常是在沟槽栅结构制作完成之后再进行离子注入和退火形成体区，这种工艺容易导致器件性能不能达到预期，原因可能在于：制作p型掺杂区的离子注入会使形成于沟槽侧壁的氧化层也被注入一定杂质，这部分杂质如果处理不当，会形成氧化层固定电荷，造成栅氧功能退化和诱发沟道预开启；注入后退火时，因为沟槽侧壁的氧化层存在，分凝效应使得pn结面发生弯曲，进而导致电场集中和沟道变短。而在本申请实施例中，通过在制作沟槽栅结构之前进行离子注入形成体区13，能够避免上述问题。
66.参考图3，对体区13进行刻蚀形成第一沟槽141和第二沟槽142。
67.具体地，体区13包括主单元区域(main cell区域)和栅极区域(gate区域)。通过在体区13表面设置掩模(图未示)定义出沟槽的形成区域，经由掩模上的窗口对体区13进行各向异性刻蚀，在主单元区域形成多个第一沟槽141，在栅极区域形成多个第二沟槽142。其中，第一沟槽141的宽度小于第二沟槽142的宽度。
68.在本申请实施过程中，第一沟槽141和第二沟槽142均为u型沟槽。具体可以采用离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等各向异性刻蚀手段获得，对此不做特别限定。沟槽深度具体可以通过控制刻蚀时间和刻蚀速率来调整。
69.进一步，为了避免后续形成的沟槽栅结构出现尖端问题，可以对第一沟槽141和第二沟槽142进行圆化刻蚀(rounding etch)，使得第一沟槽141和第二沟槽142的内壁圆滑。
70.第一沟槽141和第二沟槽142的深度大于体区13的结深。考虑到后续热过程p型掺杂区的结深会继续加大，因此第一沟槽141和第二沟槽142的深度要有足够余量。在本实施例中，第一沟槽141和第二沟槽142穿过体区13延伸至外延层12中。在其它实施例中，本领域技术人员可以根据实际需要对第一沟槽141和第二沟槽142的深度进行其它设置，例如，第一沟槽141和第二沟槽142的底部可以穿过外延层12达到衬底11的表面，甚至延伸到衬底11中。
71.参考图4，生长第一绝缘层151、第二绝缘层152以及第三绝缘层153。
72.具体地，可以采用热氧化工艺或者化学气相沉积工艺等，在第一沟槽141的内壁形成第一绝缘层151，在第二沟槽142的内壁形成第二绝缘层152，在体区13的表面形成第三绝缘层153。
73.在本申请实施例中，绝缘层的材料可以包括氧化硅、氮化硅、氮氧化硅和高k栅介
质材料中的一种。绝缘层的厚度可根据阈值电压的要求进行设置。
74.参考图5，对第一沟槽141和第二沟槽142进行多晶硅填充。
75.具体地，可以采用cvd工艺形成多晶硅，并可采用热扩散、离子注入后退火等方式向多晶硅中掺杂。向多晶硅中掺杂可以采用原位掺杂工艺，即多晶硅生长的过程中同时完成掺杂。多晶硅的厚度可根据实际需求进行设置，只要保证第一沟槽141和第二沟槽142被完全填充即可。通常来说，多晶硅的厚度需要不小于沟槽最宽处的一半宽度。此外，还可以对多晶硅进行化学机械抛光(cmp)。
76.参考图6，对多晶硅进行回刻，形成第一多晶硅161和第二多晶硅162。
77.具体地，可以采用干法刻蚀工艺、湿法刻蚀工艺或者干湿法结合的刻蚀工艺进行多晶硅刻蚀，以暴露出体区13表面的第三绝缘层153，并控制第一沟槽141和第二沟槽142内的多晶硅表面低于体区13表面。本申请实施例中，第一多晶硅161表面和第二多晶硅162表面在同一平面内，且与体区13表面之间的距离大于1000埃，例如可以控制在4500埃左右。需要说明的是，由于第一绝缘层151和第二绝缘层152的存在，可以保护第一沟槽141和第二沟槽142周围的体区13侧面不受回刻的影响。
78.参考图7，对第一沟槽141周围的体区13表面和体区13侧面进行掺杂，形成源区17。
79.具体地，在栅极区域表面形成光刻胶层作为掩膜，对主单元区域进行离子注入，形成源区17。在本申请实施例中，采用大角度注入方式向体区13注入e15数量级以上的砷等n型杂质，离子入射方向与体区13法线之间的夹角为30度至45度。离子注入完成后，去除光刻胶，从而在第一沟槽141周围的体区13表面和体区13侧面形成源区17。需要说明的是，当形成的功率半导体器件为igbt时，源区17作为igbt的发射区。
80.参考图8，生长第四绝缘层154和第五绝缘层155。
81.具体的，离子注入完成后，进行退火或者氧化硅淀积，在第一多晶硅161表面形成第四绝缘层154，在第二多晶硅162表面形成第五绝缘层155。第四绝缘层154和第五绝缘层155的材料可以包括氧化硅、氮化硅、氮氧化硅和高k栅介质层中的一种。
82.参考图9，在第三绝缘层153表面、第四绝缘层154表面以及第五绝缘层155表面沉积停止层18，以完全填充第一沟槽141，部分填充第二沟槽142，从而在第二沟槽142内形成第三沟槽143。
83.具体地，可以采用lpcvd工艺沉积停止层18，cvd工艺的特点是在侧壁和底面同时生长薄膜。停止层18的厚度可根据实际需求进行设置，只要保证第一沟槽141被完全填充、第二沟槽142被部分填充即可。通常来说，停止层18的厚度需大于第一沟槽141最大宽度的一半，小于第二沟槽142最大宽度的一半。由于第二沟槽142的宽度在版图设计时一般会放大，以保证接触时能有足够的套准余量，因而沉积在第二沟槽142内的停止层18不会闭合，而是会形成第三沟槽143。
84.在本申请实施例中，停止层18的材料为sin。使用sin作为刻蚀终止层，可以提高后续孔刻蚀工艺的容差。
85.参考图10，在停止层18表面沉积层间介质层19，层间介质层19完全填充第三沟槽143。
86.具体地，可以采用溅射沉积、化学气相沉积或者旋涂沉积等工艺，在停止层18表面覆盖在预设温度(例如800℃～1200℃)下可流动的介质材料，利用介质材料的流动性来填
满第三沟槽143。其中，上述介质材料可以是本领域中任何能够在一定温度下流动且能做绝缘介质的材料，例如硅酸盐玻璃、正硅酸乙酯、旋涂玻璃(sog)和聚合物材料中的至少一种，其中硅酸盐玻璃可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)和硼磷硅酸盐玻璃(bpsg)中的至少一种。通过采用上述介质材料作为沉积的原材料，可以形成sio2层作为层间介质层19。
87.参考图11，对层间介质层19进行刻蚀，以暴露出位于第一沟槽141正上方的停止层18和位于第二沟槽142内的停止层18。
88.具体地，以光刻胶(图未示)为掩膜，以停止层18作为刻蚀的终止层，对主单元区域表面的层间介质层19以及栅极区域的部分层间介质层19进行充分刻蚀，在主单元区域和栅极区域分别形成较大面积的开孔，其中主单元区域的开孔暴露出第一沟槽141正上方及其周围体区13表面的停止层18，栅极区域的开口至少暴露出位于第二沟槽142侧壁以及第五绝缘层155表面的停止层18。
89.区别于传统工艺，这道刻蚀无需使用duv掩膜在主单元区域制作数十万甚至百万个独立的小孔以制作金属插塞，而是使用普通的光刻机在主单元区域制作一个大面积的开孔，无需过多考虑套刻精度，因此降低了器件的工艺难度。并且，栅极区域的开孔大于第三沟槽143的宽度，比如栅极区域的开孔与第二沟槽142的最大宽度相近或相同，具体可以为0.5μm左右甚至更大，无需过多考虑套刻精度。
90.参考图12，对停止层18、第三绝缘层153以及第五绝缘层155进行刻蚀，以暴露出第一沟槽141周围的体区13表面，以保留第一沟槽141内的停止层18作为覆盖结构20，以在第二沟槽142内形成侧墙结构21，并暴露出第二多晶硅162的部分表面。
91.具体地，继续对停止层18进行刻蚀，以去除主单元区域表面的停止层18，暴露出第一沟槽141周围的体区13表面，位于第一沟槽141内的停止层18会作为覆盖结构20保护其下方的第一多晶硅161。由于各向异性的刻蚀，沿刻蚀方向的刻蚀速率(即图中的竖直方向)远高于侧向的刻蚀速率，使得第二沟槽142侧壁的停止层18得以部分保留下来，形成侧墙结构21，位于第五绝缘层155表面的停止层18以及暴露的第五绝缘层155则被刻蚀完全，相应暴露出部分第二多晶硅162。刻蚀完成后，去除光刻胶。
92.因为侧墙的存在，会使栅极区域的接触孔形成自对准结构，即当接触孔层(光刻)与前层发生套准偏差时，侧墙结构21会对栅极区域除接触孔以外的其他区域提供保护，防止刻蚀氛围对半导体基板造成损伤，而仅露出第二多晶硅162的部分表面以形成栅极区域的接触孔。
93.参考图13，对第一沟槽141周围的体区13和第二多晶硅162进行刻蚀，以去除第一沟槽141周围的体区13表面的源区17，并在第二多晶硅162上形成凹槽结构22。
94.具体地，分别以层间介质层19和侧墙结构21为硬掩膜，对位于主单元区域的体区13和位于栅极区域的第二多晶硅162进行刻蚀，刻蚀深度不小于源区17退火后的结深，只保留第一沟槽141周围的体区13侧面的源区17，并在第二多晶硅162中形成凹槽结构22。经过此次刻蚀，第一沟槽142的表面高出其周围的体区13表面，即覆盖结构20高出体区13侧面的源区17。
95.参考图14，对第一沟槽141周围的体区13表面进行掺杂，形成第一掺杂类型的接触区23。
96.具体地，接触区23位于掺杂浓度较低的p型掺杂区上，因而为了保证欧姆接触、降低接触电阻，一般会进行剂量为e14数量级的硼注入。在本申请实施例中，离子入射方向与体区13法线之间的夹角不小于7度，比如采用大角度离子注入，以使得体区13暴露的侧壁p型轻掺杂区的浓度被补充。由于第二多晶硅162为n型重掺杂，因此可以忽略e14数量级的硼注入的影响。
97.为了形成完整的功率半导体器件，在形成接触区23之后，还需要制作电极结构。
98.参考图15，在整个器件表面沉积阻挡金属层24，使得凹槽22被部分填充。在本申请实施例中，阻挡金属层24采用ti和tin的组合。其中，ti可以与si形成金属硅化物以降低接触电阻，同时tin还可以阻挡合金过程造成的尖刺。
99.参考图16，在阻挡金属层24表面沉积正面金属层25，使得凹槽22被完全填充。由于主单元区域面积很大，很容易实现阻挡金属层24分别与源区17、接触区23充分的接触。栅极区域一般会设置在管芯边缘设计规则宽泛的区域，也可以人为地增大沟槽和接触的宽度，以保证金属对第二沟槽142的填充以及与第二多晶硅162的接触是充分的。
100.参考图17，对正面金属层25和阻挡金属层24进行刻蚀，形成第一电极结构和第二电极结构，第一电极结构和第二电极结构不接触。第一电极结构至少覆盖第一沟槽141、源区17以及接触区23，第二电极结构至少覆盖第二沟槽142。当形成的功率半导体器件为mosfet时，在正面形成的电极结构为源极和栅极；当形成的功率半导体器件为igbt时，在正面形成的电极结构为发射极和栅极。完成正面金属化的图形化后进行合金处理，可以按需要制作覆盖器件表面的钝化层，制作钝化层的工艺为常规工艺，不再赘述。
101.参考图18，当形成的功率半导体器件为mosfet时，在正面形成电极结构之后，还可以对衬底11进行减薄，并在衬底11背面沉积背面金属层26，背面金属层26作为漏极。
102.当形成的功率半导体器件为igbt时，在正面形成电极结构之后，对衬底11进行减薄，并在衬底11中形成pn结，最后在衬底11背面沉积背面金属层26，背面金属层26作为集电极。
103.图19为采用传统的半导体工艺制备出的具有沟槽型栅极的功率半导体器件的部分版图示意图，如图所示为多个方形元胞阵列，相邻元胞之间为沟槽栅结构，且每个元胞拥有一个独立的小尺寸接触孔，所有源极接触孔和所有栅极接触孔由互不相连的金属电极并联；图20为采用本申请实施例提供的工艺制备出的具有沟槽型栅极的功率半导体器件的部分版图示意图。对比图19和图20，采用本申请实施例提供的功率半导体器件的制备方法，通过保留第一沟槽141内的停止层作为覆盖结构20，并在第一沟槽141周围的体区13侧面形成源区17，使得第一沟槽141周围的体区13可以不必通过多个小尺寸的接触孔连接正面金属层25，而是通过统一制作导电层实现电极的引出。
104.由于不需要单独制作小尺寸的接触孔，因而减少了器件制备对高端半导体装备，尤其是高精度光刻机的苛刻要求，或者说是降低了对高精度光刻机的依赖。举例而言，采用传统的半导体工艺制备具有沟槽型栅极的功率半导体器件，若接触孔的尺寸为350nm～250nm，则一般要采用duv
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krf的光刻机，光源波长为248nm；若接触孔的尺寸为250nm～180nm，则一般要采用duv
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arf的光刻机，光源波长为193nm。而采用本申请实施例中提供的功率半导体器件的制备方法，只需要采用i
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line的光刻机，光源波长为365nm，加工关键特征尺寸为0.4μm以上即可。
105.并且，大尺寸的接触孔对金属化填充孔洞的工艺要求降低，无需使用金属插塞、cmp平坦化等高成本的制造工艺；此外单个大尺寸的接触孔的可靠性要远高于多个小尺寸的接触孔。因此，本申请实施例提供的功率半导体器件的制备方法，能够减小工艺控制难度，提高成品率，减小制造成本。
106.进一步，将正面金属层25和第一多晶硅161等效为电容的两个极板，当变换了源极的连接方式后，不可避免地使源极与第一多晶硅161之间的距离被拉近，会导致栅源寄生电容上升。而本申请实施例通过保留第一沟槽141内的停止层作为覆盖结构20，变相地增加了电容两极板间的距离，因而降低了栅源寄生电容。功率半导体器件多作为开关应用，对于开关元件来说，电容大小将直接影响开关速度。由于器件的输入电容为栅源电容和栅漏电容之和，而本申请实施例不会引起栅漏电容的变化，因而通过降低栅源电容而降低了输入电容，进而提高了器件的开关速度。
107.此外，在注入形成接触区23时，利用覆盖结构20的隔离作用，可以避免多晶硅栅(即第一多晶硅161)表面的掺杂浓度受到反型注入掺杂的影响而降低，进而避免栅极电阻的异常升高，因而可以提高器件性能，保障器件参数的稳定性。
108.并且，由于覆盖结构20高出第一沟槽141周围的体区13侧面的源区17，因此在注入形成接触区23时，利用覆盖结构20的阴影效应，可以避免反型注入掺杂降低源区17的掺杂浓度，进而避免源极电阻的异常升高，进一步提高器件的性能，保障器件参数的稳定性。经进一步研究与实践，覆盖结构20超出源区17表面的高度a最好大于或等于源区17的宽度b(如图14所示)，但覆盖结构20过于高出源区17表面则会因为阴影效应过于显著，导致接触区23不连续，造成接触电阻上升，损伤器件性能。因此，在本申请具体实施过程中，一般是将覆盖结构20超出源区17表面的高度a与源区17的宽度b的之间比值控制在为1:1～10:1，以使器件性能达到最佳。
109.第二方面，本申请实施例提供一种半导体器件，该功率半导体器件可以为mosfet、igbt等具有沟槽型栅极的功率半导体器件。图18为本申请实施例提供的功率半导体器件的结构示意图，该功率半导体器件包括：
110.半导体基板；
111.自半导体基板表面延伸至半导体基板中的体区13，体区13包括第一区域和第二区域；
112.穿过第一区域的第一沟槽，第一沟槽内壁设置有第一绝缘层151，第一绝缘层151超出第一区域表面，第一沟槽内从下至上依次设置有第一多晶硅161、第四绝缘层154以及覆盖结构20，第四绝缘层154表面低于第一区域表面，第一沟槽周围的体区13侧面设置有源区17，源区17的掺杂类型和体区13的掺杂类型相反，第一沟槽周围的体区13表面设置有接触区23，接触区23的掺杂类型和体区13的掺杂类型相同；
113.穿过第二区域的第二沟槽，第二沟槽的宽度大于第一沟槽的宽度，第二沟槽内壁设置有第二绝缘层152，第二沟槽内从下至上依次设置有具有凹槽结构的第二多晶硅162、位于凹槽结构顶部表面的第五绝缘层155以及位于第五绝缘层155表面的侧墙结构21；
114.位于第二区域表面的第三绝缘层153；
115.位于第三绝缘层153表面的停止层18；
116.位于停止层18表面的层间介质层19。
117.具体地，不同类型的功率半导体器件，对应有不同的半导体基板。若本申请实施例提供的功率半导体器件为mosfet，则半导体基板可以为外延片；若本申请实施例提供的功率半导体器件为igbt，则半导体基板可以为外延片，也可以为单晶片。以采用外延片作为半导体基板为例，外延片包括衬底11以及位于衬底11表面的外延层12。外延片可以通过商购获得，也可以通过采用化学气相沉积工艺或者物理气相沉积工艺等工艺，在衬底11表面沉积外延层12获得。
118.本申请实施例对于衬底11与外延层12的掺杂类型均不做特别限定。一般情况下，若功率半导体器件为mosfet，则衬底11与外延层12的掺杂类型相同，比如衬底11与外延层12均为n型掺杂或均为p型掺杂；若功率半导体器件为igbt，则衬底11与外延层12的掺杂类型可以不同，比如衬底11为p型掺杂，外延层12为n型掺杂。本申请实施例并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂类型。
119.在功率半导体器件中，一般控制衬底11的掺杂浓度大于外延层12的掺杂浓度。但本发明并不限于此，可以根据实际器件类型及参数要求控制二者的掺杂浓度。
120.此外，外延层12的厚度越大，越有利于提高器件的击穿电压，尤其是在igbt中，但不利于器件的小型化。本领域技术人员可以根据实际需求确定衬底11及外延层12的厚度。本实施例中，外延层12的厚度大于沟槽深度；在其它实施例中，外延层12的厚度也可以小于或等于沟槽深度。
121.体区13的掺杂类型以及掺杂浓度可根据实际需求进行设置。在本申请实施例中，体区13为p型掺杂。体区13的结深可根据实际需求进行设置，只要保证体区13的结深小于外延层12的厚度即可。体区13的第一区域为主单元区域，体区13的第二区域为栅极区域，第一区域表面低于第二区域表面。
122.第一沟槽为主单元区域的沟槽，第二沟槽为栅极区域的沟槽。在本申请实施例中，第一沟槽和第二沟槽的深度大于体区13的结深，即第一沟槽和第二沟槽穿过体区13延伸至外延层12中。当然，本申请实施例并不对此进行限定，本领域技术人员可以根据实际需要对第一沟槽和第二沟槽的深度进行其他设置，例如，第一沟槽和第二沟槽的底部可以穿过外延层12达到衬底11的表面，甚至延伸到衬底11中。进一步，第一沟槽和第二沟槽的底部为圆滑结构。
123.在本申请实施例中，第一绝缘层151、第二绝缘层152、第三绝缘层153、第四绝缘层154以及第四绝缘层154的材料可以相同，例如可以选自氧化硅、氮化硅、氮氧化硅和高k栅介质层中的一种。
124.在本申请实施例中，覆盖结构20、侧墙结构21以及停止层18的材料可以相同，例如可以为sin。覆盖结构20的高度可根据实际需求进行设置，在本申请实施例中，覆盖结构20的表面和第二区域表面在同一平面内。进一步，覆盖结构20超出第一区域表面的高度与源区17宽度的比值为1:1～10:1。
125.在本申请实施例中，层间介质层19的材料可以为sio2。
126.进一步，本申请实施例提供的功率半导体器件还包括：至少覆盖第一沟槽、源区17以及接触区23的第一电极结构，第一电极结构包括第一阻挡金属层241以及位于第一阻挡金属层241表面的第一正面金属层251；至少覆盖第二沟槽的第二电极结构，第二电极结构包括第二阻挡金属层242以及位于第二阻挡金属层242表面的第二正面金属层252，第二电
极结构和第一电极结构不接触。
127.具体而言，若本申请实施例提供的功率半导体器件为mosfet，则第一电极结构和第二电极结构分别为源极和栅极；若本申请实施例提供的功率半导体器件为igbt，则第一电极结构和第二电极结构分别为发射极和栅极。在本申请实施例中，第一阻挡金属层241和第二阻挡金属层242采用ti和tin的组合。
128.进一步，本申请实施例提供的功率半导体器件还包括：位于半导体基板背面的背面金属层26。若本申请实施例提供的功率半导体器件为mosfet，背面金属层26作为漏极；若本申请实施例提供的功率半导体器件为igbt，背面金属层26作为集电极。此外，对于igbt，其器件结构还包括位于半导体基板中的pn结。
129.尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
130.显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。