基于晶圆到晶圆键合的芯片与集成电路产品的制作方法

本申请涉及芯片技术，尤其涉及基于晶圆键合(wafertowafer)技术形成的集成电路芯片产品。

背景技术：

在晶圆(wafer)上制造集成电路芯片。集成电路制作复杂，成本高。随着半导体技术的快速发展，半导体集成电路的系统集成度越来越高，工艺越来越先进，要求性能越来越高，然而部分ip核(intellectualpropertycore，是可重用集成电路组件)由于它的特殊性(例如光学结构ip核等)工艺节点更新没办法和先进工艺保持一致，但有的ic设计既要使用这类ip核，同时又需要高性能。这样就需要用到晶圆键合的设计方式。晶圆键合技术将两片晶圆紧密贴合，并形成电连接，从而在两片晶圆上各自的电路被组合到一起，形成新的集成电路产品。将在集成电路产品的晶圆中实施ip核所形成的电路称为ip电路。

为实施晶圆键合，在晶圆的表面设置凸点(bump)层，凸点层包括多个凸点。两个晶圆贴合后，各自的对应凸点彼此接触，形成电连接。晶圆中还包括电路与引脚(pin)层。引脚层包括多个引脚。晶圆中的电路同引脚电连接，以通过引脚引出电信号。晶圆还包括rdl层，rdl层设置导线连接引脚与凸点。

技术实现要素：

传统的集成电路引出到封装的引脚数量在几百到几千量级，而晶圆键合得到的集成电路，晶圆间通过几万、几十万甚至更多的凸点相连接。因而从凸点到晶圆内部的电路的引脚的布线复杂度急剧增加。现有技术的晶圆键合的芯片或集成电路产品存在布线过于复杂的问题。需要找到有效的方式在通过晶圆键合的芯片中耦合晶圆内部的引脚与凸点，使得其间的布线成为可能。

晶圆键合也为将集成电路内部的电信号引出到晶圆表面的凸点的rdl布线带来巨大挑战。需要改进晶圆键合的集成电路产品的结构以使得rdl走线变得简单，并且满足晶圆键合的集成电路产品的功能与良率等需求。

根据本申请的第一方面，提供了根据本申请第一方面的第一基于晶圆到晶圆键合的芯片，包括通过晶圆键合而耦合的第一晶圆和第二晶圆；第一晶圆和第二晶圆相对的表面以相同或镜像对称的排布图案均匀设置有凸点；第一晶圆和第二晶圆的电路通过各自的引脚层的引脚引出信号，且第一晶圆的引脚层上的引脚同第二晶圆的引脚层上的对应引脚呈镜像布置；第一晶圆的引脚连接第一晶圆的凸点，第二晶圆的引脚连接第二晶圆的凸点，第一晶圆的凸点同第二晶圆对应位置的凸点相接触以形成电连接。

根据本申请第一方面的第一基于晶圆到晶圆键合的芯片，提供了根据本申请第一方面的第二基于晶圆到晶圆键合的芯片，第一晶圆与第二晶圆各自还包括重布线层，重布线层的连线连接晶圆的引脚和凸点各自在重布线层的投影。

根据本申请第一方面的第二基于晶圆到晶圆键合的芯片，提供了根据本申请第一方面的第三基于晶圆到晶圆键合的芯片，引脚与其在重布线层的投影通过孔连接，凸点与其在重布线层的投影通过孔连接。

根据本申请第一方面的第三基于晶圆到晶圆键合的芯片，提供了根据本申请第一方面的第四基于晶圆到晶圆键合的芯片，在重布线层上，引脚被连接到同其在重布线层的投影在重布线层最临近的凸点的投影。

根据本申请第一方面的第四基于晶圆到晶圆键合的芯片，提供了根据本申请第一方面的第五基于晶圆到晶圆键合的芯片，其中第一晶圆的引脚层上的引脚同第二晶圆的引脚层上的对应引脚呈镜像布置，使得第一晶圆的引脚层上的引脚同第二晶圆的引脚层上的对应引脚各自的投影在平行于耦合的第一晶圆与第二晶圆的表面的平面上相重合。

根据本申请第一方面的第四基于晶圆到晶圆键合的芯片，提供了根据本申请第一方面的第六基于晶圆到晶圆键合的芯片，其中第一晶圆的引脚层上的引脚同第二晶圆的引脚层上的对应引脚呈镜像布置，其镜像的对称轴为第一晶圆的引脚层与第二晶圆的引脚层沿x轴并排放置时，第一晶圆的引脚层与第二晶圆的引脚层彼此相邻的边的中间线。

根据本申请第一方面的第五或第六基于晶圆到晶圆键合的芯片，提供了根据本申请第一方面的第七基于晶圆到晶圆键合的芯片，第一晶圆与第二晶圆各自的凸点的数量大于引脚的数量。

根据本申请的第二方面，提供了根据本申请第二方面的第一集成电路产品，包括根据本申请第一方面的第一至第七基于晶圆到晶圆键合的芯片之一；所述第一晶圆的电路为ip电路，所述第二晶圆的电路为逻辑电路。

根据本申请第二方面的第一集成电路产品，提供了根据本申请第二方面的第二集成电路产品，第一晶圆的ip电路在第一晶圆内部耦合至第一晶圆的引脚层的引脚，并且第二晶圆的逻辑电路在第二晶圆内部耦合至第二晶圆的引脚层的引脚。

根据本申请第二方面的第二集成电路产品，提供了根据本申请第二方面的第三集成电路产品，第一晶圆的ip电路通过40nm工艺制作，并且第二晶圆的逻辑电路通过28nm工艺制作。

根据本申请第二方面的第三集成电路产品，提供了根据本申请第二方面的第四集成电路产品，第一晶圆还包括若干键合点，用于连接到集成电路产品的封装或外部引脚，键合点通过通孔耦合到第一晶圆内的ip电路；第二晶圆不包括键合点。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域技术人员来讲，还可以根据这些附图获得其他的附图。

图1展示了根据本申请实施例的晶圆局部的凸点层；

图2展示了根据本申请实施例的将通过晶圆键合的两个晶圆各自的引脚层；

图3展示了根据本申请又一实施例的晶圆的引脚层；

图4展示了根据本申请实施例的晶圆的rdl层；以及

图5展示了根据本申请实施例的基于晶圆键合形成的集成电路产品。

具体实施方式

下面结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1展示了根据本申请实施例的晶圆局部的凸点层。

在要实施晶圆键合的两片晶圆的表面，都以相同或呈镜像对称的指定的排布图案均匀的设置凸点。从而，两片晶圆贴合后，其表面对应的凸点彼此形成电连接。图1展示的是晶圆表面的局部，其中带有八角形阴影的框代表凸点。两片晶圆上用相同或不同的工艺制作了集成电路。例如，第一晶圆上包括用40nm工艺制作的ip核(可重用集成电路)，而第二晶圆上包括采用15nm工艺制作的逻辑电路。

整个晶圆的表面均匀地布满凸点，以满足晶圆键合的应力需求，使晶圆表面各位置的应力大体上一致，避免晶圆表面因应力不一致而发生翘曲并导致电接触不良。晶圆上凸点的数量被设置得足够大，以满足两片晶圆的电路连接的需要。例如，在晶圆上设置几百、几千、几万、几十万到上百万个凸点。由于凸点被均匀设置，凸点的数量也定义了凸点的间距。

以晶圆表面的凸点层向外的方向为正(上)方向，在凸点层的下方包括引脚层。图2展示了根据本申请实施例的将通过晶圆键合的两个晶圆各自的引脚层。

引脚层205是例如第一晶圆的引脚层的部分，引脚层255是例如第二晶圆的引脚层的部分。第一晶圆与第二晶圆将通过根据本申请实施的方式晶圆键合为整体的集成电路芯片。

引脚层205与引脚层255各自设置有多个引脚。图2中引脚层205与引脚层255中展示的圆圈代表引脚。在晶圆键合形成的集成电路芯片中，第一晶圆与第二晶圆被通过晶圆键合而贴合，从而引脚层205与引脚层255的对应引脚彼此形成电连接。

根据本申请的实施例，第一晶圆的引脚层205上的引脚与第二晶圆的引脚层255上的对应引脚呈镜像布置。从而使得两片晶圆键合后，位于不同晶圆的对应的引脚能有效地被连接。需要注意的，两片晶圆各自的引脚并不直接连接，而是两片晶圆表面的对应凸点被连接。

继续参看图2，以承载图2的纸面的短边方向为x轴，以长边方向为y轴，将图2展示的引脚层205与引脚层255沿x轴并排放置后，以引脚层205与引脚层255彼此相邻的边的中间线为y轴所在的位置，图2展示的引脚层205与引脚层255上的引脚相对于y轴呈镜像。例如，引脚层205的引脚(210、212、214、216与218)与引脚层255的引脚(260、262、264、266与268)分别是对应的引脚，对应的引脚相对于y轴呈镜像(对称)。依然作为举例，例如，引脚层205的引脚(220、222、224、226与228)与引脚层255的引脚(270、272、274、276与278)分别是对应的引脚，对应的引脚相对于y轴呈镜像；引脚层205的引脚(230、232、234、236与238)与引脚层255的引脚(280、282、284、286与288)分别是对应的引脚，对应的引脚相对于y轴呈镜像；引脚层205的引脚(240、242、244、246与248)与引脚层255的引脚(290、292、294、296与298)分别是对应的引脚，对应的引脚相对于y轴呈镜像。

根据本申请的实施例，引脚层205的每个引脚，在引脚层255中都有对应的引脚。在第一晶圆与第二晶圆被通过晶圆键合而贴合后，引脚层205的每个引脚都被电连接到引脚层255的对应引脚。

引脚层的引脚数量依赖于参与晶圆键合的两片晶圆上的电路所需要彼此连接的信号数量。

图3展示了根据本申请又一实施例的晶圆的引脚层。

图3展示的引脚层包括多个方格(例如，方格300与310)。每个方格是例如图2展示的引脚层205。作为举例，图3展示的引脚层代表单片晶圆提供给整个芯片的引脚层。图3中的空白区域代表引脚层中未设置引脚的区域。

而与图3展示的晶圆通过晶圆键合而贴合的另一晶圆(未示出)的引脚层的引脚布置，同图3展示的引脚层的每个引脚呈镜像(例如，每个方格的设置呈镜像，并且方格内的每个引脚的设置呈镜像)，其中镜像对称轴的设置方式与图2中的方式相似。从而使得两片晶圆通过晶圆键合贴合后，对应的引脚便于形成电连接。

同凸点层的凸点布置不同，引脚层的引脚无须铺满晶圆的整个引脚层，并且多个引脚所形成的图样同晶圆上的电路相关而无须均匀或一致。

图4展示了根据本实施例的晶圆的rdl。rdl(重布线层，redistributionlayer)包括连线，用于连接引脚层的引脚与凸点层的凸点。rdl位于例如凸点层与引脚层之间。图4中，八角形框(例如，410)代表凸点在rdl的投影。黑点(例如，412)代表引脚层的引脚在rdl层的投影。引脚与凸点各自通过孔连接到其在rdl层上的投影，rdl层的连线(也称绕线)连接凸点与引脚，从而使凸点层的凸点与引脚层的引脚形成电连接。优选地，rdl上，将引脚的投影点连接到同其临近的凸点的投影，以降低连线的长度。

图4仅展示了用于层205(也参看图2)的rdl，可以理解地，提供层255的晶圆也包括其rdl。

由于根据本申请实施例的凸点是布满晶圆表面的，凸点的投影也布满了rdl，因而使得rdl上的每个引脚的投影都能方便地通过连线连接到临近的凸点的投影。从而布线的实现不必以减少引脚数量进而削弱电路的功能为代价。根据本申请实施例的凸点的数量大于引脚的数量，因而一些凸点无须被连接到引脚。图4展示的凸点的投影仅代表被使用来连接到引脚的凸点，而未被使用的凸点的投影未在图4中展示。也由于凸点是布满晶圆表面的，使得在rdl，能容易地为一引脚的投影点找到与其邻近的凸点的投影。

从而根据本申请的实施例，晶圆上的电路通过引脚层的引脚引出信号，引脚通过rdl连接到该晶圆的凸点。两个晶圆通过晶圆键合后，一个晶圆的凸点同另一晶圆的对应位置的凸点相接触并形成电连接。该另一晶圆的该凸点又通过其rdl连接到该另一晶圆的引脚，并进而连接到该另一晶圆的电路。从而实现两个晶圆的电路的电连接。

图5展示了根据本申请实施例的基于晶圆键合形成的集成电路产品。

图5展示的是垂直于晶圆表面的剖面图。两个大的矩形框各自代表由两个晶圆各自提供的集成电路部分。两个晶圆相对的表面设置凸点(bump)。两个晶圆的凸点层都按照本申请图1展示的方式布置。从而晶圆键合后，两个晶圆上的凸点相对并接触，从而在晶圆表面位置相对的凸点之间形成电连接。

图5的代表晶圆提供的集成电路部分的两个矩形框，各自包括多个凸点，多个引脚，以及电路部分。在上方的矩形框中的电路部分是以例如40nm工艺制作的ip电路，在下方的矩形框中的电路是以例如28nm工艺制作的逻辑电路。通过晶圆键合，将上方晶圆提供的ip电路与下方晶圆提供的逻辑电路通过多个凸点相耦合，形成根据本申请实施例的集成电路产品。图5右下角的小图展示了上方晶圆与下方晶圆耦合面的部分区域的凸点。

上方晶圆的ip电路在晶圆内部耦合到上方晶圆的引脚层的引脚。下方晶圆的逻辑电路在晶圆内部耦合到下方晶圆的引脚层的引脚。也参看图2，上方晶圆的引脚层的多个引脚与下方晶圆的引脚层的对应多个引脚的每个，彼此呈镜相布置。同一引脚层内的多个引脚的排布则根据晶圆内的电路的需要而布置，从而可形成图案。上方晶圆与下方晶圆还各自包括rdl(未示出)，包括连接了各自晶圆的引脚与凸点的连线。根据本申请图4展示的方式在rdl连接引脚与凸点。

图5中，上层晶圆上表面包括多个键合点(wirebondpad)(图5中由具有小圆形图案的矩形所指示)，用于连接到集成电路产品的封装或外部引脚。键合点通过tsv(通孔，throughsiliconvia)耦合到上层晶圆内的电路。因而图5中键合点也记为tsvpad。键合点设置为多组，参看图5，作为举例，每组键合点呈矩形，并设置在晶圆上表面的周围(图5右上角的小图展示了晶圆上表面边缘区域的键合点)。可选地，在晶圆上表面的周围设置2圈或多圈键合点。而在图5的实施例中，下层晶圆的外表面(下表面)没有键合点。图5展示的集成电路产品，仅通过上层晶圆的键合点连接集成电路产品的封装或外部引脚。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。