沟槽式功率MOS半导体器件的制作方法

沟槽式功率mos半导体器件
技术领域
1.本实用新型涉及mosfet器件技术领域，尤其涉及一种沟槽型mosfet器件。


背景技术：

2.沟槽型功率mos器件能够在节省器件面积的同时得到较低的通态电阻，因此具有较低的导通损耗，已经在中低压应用领域全面取代平面式功率mos器件。但是，现有的沟槽型mos器件的开关损耗仍然较大，有待进一步改善。


技术实现要素：

3.本实用新型的目的是提供一种沟槽式功率mos半导体器件，该沟槽式功率mos半导体器件减小了器件工作时候的开关损耗，且提高了器件的反向电压阻断能力。
4.为达到上述目的，本实用新型采用的技术方案是：一种沟槽式功率mos半导体器件，包括：位于硅片下部的重掺杂n型漏极层和位于硅片上部的p型掺杂阱层，所述硅片中部且位于重掺杂n型漏极层和p型掺杂阱层之间具有一n型掺杂外延层；
5.一位于p型掺杂阱层内的沟槽延伸至n型掺杂外延层内，位于p型掺杂阱层上部内且位于沟槽的周边具有重掺杂n型源极区，一绝缘介质层覆盖于沟槽、重掺杂n型源极区和p型掺杂阱层上表面，位于重掺杂n型源极区上表面的绝缘介质层开有一通孔，一上金属层位于绝缘介质层上表面和通孔内，从而与重掺杂n型源极区电连接，一下金属层覆盖于重掺杂n型漏极层与n型掺杂外延层相背的表面；
6.所述沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层；
7.位于n型掺杂外延层内且包覆于沟槽下部的外侧壁上具有一p型掺杂扩散区，此p型掺杂扩散区上端面与p型掺杂阱层的下表面接触。
8.上述技术方案中进一步改进的方案如下：
9.1. 上述方案中，所述n型掺杂外延层与p型掺杂阱层的高度比为10：4~6。
10.2. 上述方案中，所述n型掺杂外延层与重掺杂n型源极区的高度比为10：3~7。
11.由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
12.1. 本实用新型沟槽式功率mos半导体器件，其沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层，减小了器件工作时候的开关损耗，有效抑制了器件的误开启。
13.2. 本实用新型沟槽式功率mos半导体器件，其位于n型掺杂外延层内且包覆于沟槽下部的外侧壁上具有一p型掺杂扩散区，此p型掺杂扩散区上端面与p型掺杂阱层的下表面接触，提高了器件的反向电压阻断能力。
附图说明
14.附图1为本实用新型沟槽式功率mos半导体器件结构示意图；
15.附图2为本实用新型沟槽式功率mos半导体器件的局部结构示意图。
16.以上附图中：1、硅片；2、重掺杂n型漏极层；3、p型掺杂阱层；4、n型掺杂外延层；5、沟槽；6、重掺杂n型源极区；7、绝缘介质层；8、通孔；9、上金属层；10、下金属层；11、第一二氧化硅层；12、第一导电多晶硅柱；13、第二导电多晶硅柱；14、第二二氧化硅层；15、p型掺杂扩散区。
具体实施方式
17.在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
18.实施例1：一种沟槽式功率mos半导体器件，包括：位于硅片1下部的重掺杂n型漏极层2和位于硅片1上部的p型掺杂阱层3，所述硅片1中部且位于重掺杂n型漏极层2和p型掺杂阱层3之间具有一n型掺杂外延层4；
19.一位于p型掺杂阱层3内的沟槽5延伸至n型掺杂外延层4内，位于p型掺杂阱层3上部内且位于沟槽5的周边具有重掺杂n型源极区6，一绝缘介质层7覆盖于沟槽5、重掺杂n型源极区6和p型掺杂阱层3上表面，位于重掺杂n型源极区6上表面的绝缘介质层7开有一通孔8，一上金属层9位于绝缘介质层7上表面和通孔8内，从而与重掺杂n型源极区6电连接，一下金属层10覆盖于重掺杂n型漏极层2与n型掺杂外延层4相背的表面；
20.所述沟槽5侧壁和底部具有一第一二氧化硅层11，且沟槽5内间隔设置有用第一导电多晶硅柱12、第二导电多晶硅柱13，此第一导电多晶硅柱12、第二导电多晶硅柱13之间填充有第二二氧化硅层14；
21.位于n型掺杂外延层4内且包覆于沟槽5下部的外侧壁上具有一p型掺杂扩散区15，此p型掺杂扩散区15上端面与p型掺杂阱层3的下表面接触。
22.上述n型掺杂外延层4与p型掺杂阱层3的高度比为10：5。
23.上述n型掺杂外延层4与重掺杂n型源极区6的高度比为10：4。
24.实施例2：一种沟槽式功率mos半导体器件，包括：位于硅片1下部的重掺杂n型漏极层2和位于硅片1上部的p型掺杂阱层3，所述硅片1中部且位于重掺杂n型漏极层2和p型掺杂阱层3之间具有一n型掺杂外延层4；
25.一位于p型掺杂阱层3内的沟槽5延伸至n型掺杂外延层4内，位于p型掺杂阱层3上部内且位于沟槽5的周边具有重掺杂n型源极区6，一绝缘介质层7覆盖于沟槽5、重掺杂n型源极区6和p型掺杂阱层3上表面，位于重掺杂n型源极区6上表面的绝缘介质层7开有一通孔
8，一上金属层9位于绝缘介质层7上表面和通孔8内，从而与重掺杂n型源极区6电连接，一下金属层10覆盖于重掺杂n型漏极层2与n型掺杂外延层4相背的表面；
26.所述沟槽5侧壁和底部具有一第一二氧化硅层11，且沟槽5内间隔设置有用第一导电多晶硅柱12、第二导电多晶硅柱13，此第一导电多晶硅柱12、第二导电多晶硅柱13之间填充有第二二氧化硅层14；
27.位于n型掺杂外延层4内且包覆于沟槽5下部的外侧壁上具有一p型掺杂扩散区15，此p型掺杂扩散区15上端面与p型掺杂阱层3的下表面接触。
28.上述n型掺杂外延层4与p型掺杂阱层3的高度比为10：4.2。
29.上述n型掺杂外延层4与重掺杂n型源极区6的高度比为10：6。
30.采用上述沟槽式功率mos半导体器件时，其沟槽侧壁和底部具有一第一二氧化硅层，且沟槽内间隔设置有用第一导电多晶硅柱、第二导电多晶硅柱，此第一导电多晶硅柱、第二导电多晶硅柱之间填充有第二二氧化硅层，减小了器件工作时候的开关损耗，有效抑制了器件的误开启；还有，其位于n型掺杂外延层内且包覆于沟槽下部的外侧壁上具有一p型掺杂扩散区，此p型掺杂扩散区上端面与p型掺杂阱层的下表面接触，提高了器件的反向电压阻断能力。
31.上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。