一种半导体器件的制作方法

本实用新型涉及半导体领域，尤其涉及一种半导体器件。

背景技术：

在现有的技术中，为了增加半导体器件的集成度，对半导体器件中各半导体元件占据的面积进行缩减。而为了不影响电容的容量，通常选择增加电容结构中下电极的有效面积，例如，制造三维下电极，该三维下电极可以形成有筒状结构，筒状结构的下电极侧壁在垂直于基底表面的方向上延伸，以增加下电极的高度扩大有效面积，确保达到半导体器件所需要的电容。

然而，增加下电极的高度可能会引起在下电极的倾倒，通过在下电极之间设置支撑结构可以解决该问题，但支撑结构的存在，同样会引入新的问题，支撑结构会向下电极施加应力造成下电极扭曲，还可能引起不同电路区之间产生电连接，造成电流泄漏，从而影响半导体器件的性能。

技术实现要素：

本实用新型要解决的技术问题是：如何改善下电极的稳定性，以减少不同电路区之间产生电连接，提高半导体器件的性能。

为解决上述技术问题，本实用新型提供了一种半导体器件，其包括：

基底，所述基底包括单元阵列区、外围电路区以及位于所述单元阵列区与所述外围电路区之间的中间区域；

所述基底上形成有堆叠结构，所述堆叠结构包括多个电容结构和保护环结构，其中，所述多个电容结构形成于所述单元阵列区上，至少部分相邻的所述电容结构之间具有支撑结构，所述支撑结构包括第一支撑结构和第二支撑层；所述保护环结构形成于所述中间区域上，且环绕所述单元阵列区上的电容结构。

可选的，所述保护环结构包括多个保护环，所述多个保护环沿着垂直于所述基底的方向延伸，且延伸深度不相同。

可选的，所述多个保护环沿着垂直于所述基底的方向延伸，且延伸深度不相同，包括：

所述多个保护环沿着垂直于所述基底的方向延伸，其中，至少一个所述保护环的底表面与所述半导体器件的基底上表面接触。

可选的，所述基底上形成有堆叠结构，所述堆叠结构包括多个电容结构和保护环结构，所述电容结构包括：

下电极；

所述第一支撑结构和所述第二支撑层，其中，所述第一支撑结构和所述第二支撑层支撑至少部分所述下电极的外侧壁，所述第一支撑结构和所述第二支撑层设置于所述下电极外侧壁的不同高度处；

电容介电层，所述电容介电层覆盖所述下电极、所述第二支撑层和所述单元阵列区基底上表面；

上电极，所述上电极覆盖所述电容介电层。

可选的，所述电容结构还包括：位于所述上电极上的金属层。

可选的，所述第一支撑结构包括多个子支撑层以及位于各个所述子支撑层之间的绝缘介质层。

可选的，所述半导体器件还包括：位于所述外围电路区的基底上，由第一介电层、所述第一支撑结构、第二介电层、所述第二支撑层和氧化层组成的onono结构。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

应用本实用新型的半导体器件，其包括基底10，基底10包括单元阵列区、外围电路区以及位于单元阵列区域外围电路区之间的中间区域，基底10上形成叠层结构，叠层结构包括多个电容结构和保护环结构17，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构12和第二支撑层18；保护环结构17形成于中间区域上，且环绕单元阵列区上的电容结构。通过在中间区域设置保护环结构17可以支撑单元阵列区的电极结构、避免下电极19的倾倒，提高结构的稳定性，同时还可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏，从而极大的提高了半导体器件的性能。

附图说明

通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：

图1示出了本实用新型实施例提供的一种半导体器件制备方法的流程示意图；

图2示出了本实用新型实施例提供的在基底上形成叠层结构的剖面结构示意图；

图3(1)示出了本实用新型实施例提供的在中间区域形成环绕单元阵列区外围的保护环沟槽的俯视示意图；图3(2)示出了本实用新型实施例提供的在中间区域形成环绕单元阵列区外围的保护环沟槽的剖面结构示意图；

图4示出了本实用新型实施例提供的在中间区域形成保护环结构的剖面结构示意图；

图5示出了本实用新型实施例提供的在单元阵列区形成电容结构的流程示意图；

图6至图12示出了本实用新型实施例提供的在单元阵列区形成电容结构各个执行步骤对应的剖面结构示意图；

图13示出了本实用新型实施例提供的一种半导体器件制备方法的流程示意图；

图14示出了本实用新型实施例提供的形成第二保护环沟槽的剖面结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本实用新型的实施方法，借此对本实用新型如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。

在现有技术中，为了增加半导体器件的集成度，对半导体器件中各半导体元件占据的面积进行缩减。而为了不影响电容的容量，通常选择增加电容结构中下电极的有效面积，例如，制造三维下电极，该三维下电极可以形成有筒状结构，筒状结构的下电极侧壁在垂直于基底表面的方向上延伸，以增加下电极的高度扩大有效面积，确保达到半导体器件所需要的电容。

然而，增加下电极的高度可能会引起在下电极的倾倒，通过在下电极之间设置支撑结构可以解决该问题，但支撑结构的存在，同样会引入新的问题，支撑结构会向下电极施加应力造成下电极扭曲，还可能引起不同电路区之间产生电连接，造成电流泄漏，从而影响半导体器件的性能。

有鉴于此，本实用新型提供了一种半导体器件，其包括基底10，基底10包括单元阵列区、外围电路区以及位于单元阵列区域外围电路区之间的中间区域，基底10上形成叠层结构，叠层结构包括多个电容结构和保护环结构17，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构12和第二支撑层18；保护环结构17形成于中间区域上，且环绕单元阵列区上的电容结构。通过在中间区域设置保护环结构17可以支撑单元阵列区的电极结构、避免下电极19的倾倒，提高结构的稳定性，同时还可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏，从而极大的提高了半导体器件的性能。

实施例一

参见图1所示，图1示出了本实用新型实施例提供的一种半导体器件制备方法的流程示意图，其包括以下步骤：

步骤s101：在基底10上形成叠层结构，其中，叠层结构包括在基底10上依次形成的第一介电层11、第一支撑结构12和第二介电层13，基底10包括单元阵列区、外围电路区以及位于单元阵列区与外围电路区之间的中间区域。

步骤s102：在中间区域形成环绕单元阵列区外围的保护环沟槽16。

步骤s103：在第二介电层13的上表面沉积第一绝缘材料形成第二支撑层18，在保护环沟槽的底表面和侧壁沉积第二绝缘材料形成保护环结构17。

步骤s104：在单元阵列区形成电容结构。

参见图2所示，图2示出了本实用新型实施例提供的在基底10上形成叠层结构的剖面结构示意图。在本实用新型实施例中，步骤s101可以具体为，采用化学气相沉积或物理气相沉积的方法，在基底上依次沉积第一介电层11、第一支撑结构12和第二介电层13。

其中，作为一示例，基底10可以包括半导体衬底101和位于半导体衬底101上的层间绝缘层102，作为示例，半导体衬底101可以包括si衬底、ge衬底、sige衬底等，层间绝缘层102可以包括硼磷硅玻璃、二氧化硅、氮化硅、氮氧化硅、碳化硅和含碳的低介电常数电介质等，在外围电路区的层间绝缘层102中设置有晶体管的栅极结构14，在栅极结构14两侧的半导体衬底101中形成有晶体管的源/漏区15。

在本实用新型实施例中，第一介电层11或第二介电层13可以包括硼磷硅酸盐玻璃(bpsg)、磷硅酸盐玻璃(psg)、等离子体增强(pe)-四乙基原硅酸盐(teos)、高密度等离子体(hdp)-氧化物等，第一介电层11和第二介电层13可以选择由相同的材料形成。

第一支撑结构12可以选择与第一介电层11和第二介电层13材料不同且能够选择性蚀刻的材料形成，作为一示例，第一支撑结构12可以包括碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、氮化硅和氮氧化硅中的至少一种。作为另一示例，第一支撑结构12还可以设置为包括多个子支撑层以及位于相邻子支撑层之间的绝缘介质层。其中，子支撑层可以包括碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、氮化硅和氮氧化硅中的至少一种，各子支撑层在垂直于基底10的方向上间隔设置，绝缘介质层可以选择与第一介电层11或第二介电层13相同的材料。通过间隔设置多个子支撑层，可以提高下电极的稳定性。

参见图3(1)和图3(2)所示，图3(1)示出了本实用新型实施例提供的在中间区域形成环绕单元阵列区外围的保护环沟槽16的俯视示意图；图3(2)示出了本实用新型实施例提供的在中间区域形成环绕单元阵列区外围的保护环沟槽16的剖面结构示意图。作为示例，在中间区域形成环绕单元阵列区外围的保护环沟槽16可以包括：在第二介电层13上沉积光致抗蚀剂层，图案化光致抗蚀剂层，以在中间区域形成至少一个第一刻蚀窗口；基于第一刻蚀窗口对中间区域的第一介电层11、第一支撑结构12和第二介电层13进行刻蚀，刻蚀至显露半导体器件的基底10上表面停止，形成环绕单元阵列区外围的至少一个第一保护环沟槽161，作为一具体示例，在单元阵列区外围形成一个第一保护环沟槽161，该第一保护环沟槽的宽度和中间区域的宽度相同。

参见图4所示，图4示出了本实用新型实施例提供的在中间区域形成的保护环结构17的剖面结构示意图。具体的，步骤s103可以为，在第二介电层13的上表面以及保护环沟槽16的底表面和侧壁同步沉积第一绝缘材料，第一绝缘材料和第二绝缘材料相同。在保护环沟槽16的底表面和侧壁同步沉积第一绝缘材料之后，形成保护环结构17，需要说明的是，在形成保护环结构17时，可以利用第一绝缘材料填充满保护环沟槽16；在第二介电层13的上表面沉积第一绝缘材料后，可以形成第二支撑层18。其中，单元阵列区外围的保护环结构17可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏，另外，保护环结构17和外围电路区的第二支撑层18可以保护外围电路区不受到蚀刻，具体的，可以避免后续在单元阵列区形成电容结构的过程中，对外围电路区的蚀刻，影响外围电路区的器件性能。

参见图5至图所示，图5图示出本实用新型实施例提供的在单元阵列区形成电容结构的流程示意图。

具体的，步骤s104可以包括：

步骤s1041：图案化单元阵列区的第二支撑层18。

步骤s1042：以图案化后的第二支撑层18为掩模，刻蚀单元阵列区的第一介电层11、第一支撑结构12和第二介电层13，以在第一介电层11、第一支撑结构12和第二介电层13组成的叠层结构中形成下电极凹槽，并在下电极凹槽中沉积导电材料以形成下电极19，参见图6所示。

步骤s1043：在形成有下电极19的叠层结构上沉积掩模层20。

步骤s1044：图案化掩模层20，以显露出位于单元阵列区中的至少部分第二支撑层18的上表面。

步骤s1045：刻蚀第一介电层11、第二介电层13、显露出的第二支撑层18及位于显露的第二支撑层18下方的第一支撑结构12。

步骤s1046：随形沉积覆盖下电极19、第二支撑层18和单元阵列区基底上表面的电容介电层21。

步骤s1047：在电容介电层21上沉积导电材料以形成上电极22。

其中，第二支撑层18可以包括碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、氮化硅和氮氧化硅中的至少一种。

在本实用新型实施例中，步骤s1042可以具体为，采用干法刻蚀工艺或湿法刻蚀工艺对单元阵列区的第一介电层11、第一支撑结构12和第二介电层13进行刻蚀，以在第一介电层11、第一支撑结构12和第二介电层13组成的叠层结构中形成多个下电极凹槽。并利用具有较好阶梯覆盖效果的沉积工艺，例如：化学气相沉积工艺，在下电极凹槽中沉积导电材料，以形成下电极19。作为示例，可以采用金属或金属氮化物形成下电极19。

作为一示例，步骤s1043至步骤s1045可以具体为：

参见图7所示，在形成有下电极19的叠层结构上沉积掩模层20，具体的，可以选择阶梯覆盖效果较差的沉积工艺在形成有下电极的叠层结构上沉积掩模层20，则在下电极内壁会形成空隙。

参见图8所示，图案化掩模层20，以显露出位于单元阵列区中的至少部分第二支撑层18的上表面。作为一示例，图案化掩模层20可以具体为，在掩模层20上沉积带有目标图案的光刻胶层，以该光刻胶层为掩蔽，对掩模层20进行光刻、显影，从而形成图案化的掩模层20。

参见图9所示，刻蚀第一介电层11、第二介电层13、显露出的第二支撑层18及位于显露的第二支撑层18下方的第一支撑结构12，刻蚀完成后移除掩模层20。作为一示例，刻蚀第一介电层11、第二介电层13、显露出的第二支撑层18及位于显露的第二支撑层18下方的第一支撑结构12可以包括，以图案化后的掩模层20为掩蔽，刻蚀显露出的第二支撑层18；然后选择合适的刻蚀溶剂，选择性的刻蚀掉相邻下电极19之间的第二介电层13；对刻蚀掉第二支撑层18的相邻下电极19之间的第一支撑结构12进行刻蚀；最后，刻蚀掉第一介电层11。

在本实用新型实施例中，步骤s1046可以具体为，采用阶梯覆盖效果较好的沉积工艺沉积电容介电层21，作为一示例，参见图10(1)所示，电容介电层21随形覆盖下电极19、单元阵列区的第二支撑层18以及部分保护环结构17的上表面；作为另一示例，参见图10(2)所示，电容介电层21随形覆盖下电极19、单元阵列区的第二支撑层18、保护环结构17以及部分外围阵列区的第二支撑层18，在本实用新型其他实施例中，还可以为电容介电层21随形覆盖下电极19、保护环结构17以及单元阵列区和整个外围电路区中的第二支撑层18，其中，在单元阵列区中，位于下电极19下方的层间绝缘层102中还可以设置有接触窗。作为示例，电容介电层21可以包括氧化物、氮化物或高介电层常数材料中的至少一种。

进一步地在电容介电层21上沉积导电材料以形成上电极22，作为一示例，在上电极22上还可以进一步沉积金属层23，金属层23可以为钨。其中，上电极22和金属层23可以部分覆盖电容介电层21，参见图10(1)所示，也可以完全覆盖电容介电层21，参见图10(2)所示。

上电极22除了随形覆盖电容介电层21还可以填充设置有支撑结构的相邻下电极19之间的区域，需要说明的是，在位于单元阵列区中第二支撑层18的下表面也可以形成有电容介电层21，上电极22通过电容介电层21与下电极19、支撑结构隔离。

需要说明的是，在本实用新型实施例中，为了减少外围阵列区和单元阵列区的台阶高度，还可以进一步沉积氧化层24，作为一示例，在第二介电层13的上表面沉积第一绝缘材料形成第二支撑层18之后，还可以包括：在外围电路区的第二支撑层18的上表面沉积氧化层24，以形成由第一介电层11、第一支撑结构12、第二介电层13、第二支撑层18和氧化层24组成的onono结构，即氧化物-氮化物-氧化物-氮化物-氧化物的结构。其中，参见图11所示，在沉积氧化层24时可以同时在位于单元阵列区的金属层23上和位于外围电路区的第二支撑层18上沉积氧化层24，以使外围电路区和单元阵列区的结构高度相等。

此外，参见图12所示，还可以进一步地刻蚀氧化层24，以在单元阵列区中形成显露出金属层23的接触孔，以及，刻蚀外围电路区中的氧化层24、第二支撑层18、第二介电层13、第一支撑结构12和第一介电层11，以形成显露出层间绝缘层102中的导电接触塞的接触孔，导电接触塞在图中未示出。

以上为本实用新型实施例提供的一种半导体器件制备方法，通过在基底10上形成叠层结构，其中，叠层结构包括在基底上依次形成的第一介电层11、第一支撑结构12和第二介电层13，基底10包括单元阵列区、外围电路区以及位于单元阵列区与外围电路区之间的中间区域；在中间区域形成环绕单元阵列区外围的保护环沟槽16；在第二介电层13的上表面沉积第一绝缘材料形成第二支撑层18，在保护环沟槽16的底表面和侧壁沉积第二绝缘材料形成保护环结构17；在单元阵列区形成电容结构。该方法通过在位于单元阵列区和外围电路区之间的中间区域先形成保护环结构17，可以避免后续在单元阵列区形成电容结构时对外围电路区的蚀刻，起到保护外围电路区器件性能的作用。另外，还可以支撑单元阵列区的电极结构、避免下电极19的倾倒，提高结构的稳定性，同时还可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏，从而极大的提高了半导体器件的性能。

以上为本实用新型提供的一种半导体器件制备方法，其中，还可以形成不同的保护环结构17，具体请参见实施例二。

实施例二

本实用新型提供的实施例二可以基于实施例一示出的半导体器件制备方法进一步实现，在该实施例中将针对与实施例一中不同的执行步骤进行重点描述。

参见图13所示，图13示出了本实用新型实施例提供的一种半导体器件制备方法的流程示意图，其包括：

步骤s201：在基底10上形成叠层结构，其中，叠层结构包括在基底上依次形成的第一介电层11、第一支撑结构12和第二介电层13，基底10包括单元阵列区、外围电路区以及位于单元阵列区与外围电路区之间的中间区域。

步骤s202：在第二介电层13上沉积光致抗蚀剂层。

步骤s203：图案化光致抗蚀剂层，以在中间区域形成至少一个第一刻蚀窗口。

步骤s204：基于第一刻蚀窗口对中间区域的第一介电层11、第一支撑结构12和第二介电层13进行刻蚀，刻蚀至显露半导体器件的基底10上表面停止，形成环绕单元阵列区外围的至少一个第一保护环沟槽161。

步骤s205：图案化光致抗试剂层，以在中间区域形成第二刻蚀窗口。

步骤s206：基于第二刻蚀窗口对中间区域进行刻蚀，形成环绕单元阵列区外围的第二保护环沟槽162，第二保护环沟槽162与第一保护环沟槽161深度不同。

步骤s207：在第二介电层13的上表面沉积第一绝缘材料形成第二支撑层18，在保护环沟槽16的底表面和侧壁沉积第二绝缘材料形成保护环结构17。

步骤s208：在单元阵列区形成电容结构。

其中，步骤s201、步骤s207～步骤s208可以与实施例一中的步骤s101、步骤s103～步骤s104相同，为了简要起见，在此不再赘述。

在本实用新型实施例中，可以先执行步骤s203～s204再执行步骤s205～s206，也可以同时执行步骤s203和步骤s205再分别执行步骤s204和s206，或者先执行步骤s205～s206再执行步骤s203～s204，在本实用新型实施例中将不对步骤s203～s204和s205～s206的执行顺序进行特别的限定。

在步骤s204中，形成环绕单元阵列区外围的至少一个第一保护环沟槽161的俯视结构示意图可以参见图3(1)所示。

参见图14所示，图14示出了本实用新型实施例提供的基于第二刻蚀窗口对中间区域进行刻蚀，形成环绕单元阵列区外围的第二保护环沟槽162的剖面结构示意图。其中，第二保护环沟槽162与第一保护环沟槽161深度不同，需要说明的是，第二保护环沟槽162可以位于第一保护环沟槽161的外围，也可以为第一保护环沟槽161位于第二保护环沟槽162的外围。作为另一示例，形成环绕单元阵列区外围的第二保护环沟槽162可以包括：形成环绕单元阵列区外围的多个第二保护环沟槽162，其中多个第二保护环沟槽162沿垂直于基底方向延伸深度不形同。通过设置至少一个第一保护环沟槽161和与其深度不相同的第二保护环沟槽162，可以在起到支撑单元阵列区结构的基础上，能够进一步提高对单元阵列区和外围电路区之间物理隔离效果，避免电流泄漏。

以上为本实用新型另一实施例提供半导体器件制备方法，通过图案化光致抗试剂层，除了可以在中间区域形成至少一个第一刻蚀窗口，基于第一刻蚀窗口形成环绕单元阵列区外围的第一保护环沟槽161，还可以在中间区域形成第二刻蚀窗口，基于第二刻蚀窗口形成环绕单元阵列区外围的第二保护环沟槽162，其中，第二保护环沟槽162与第一保护环沟槽161深度不同。该方法除了可以达到与实施例一相同的有益效果，通过在位于单元阵列区和外围电路区之间的中间区域形成至少一个第一保护环沟槽161和与其深度不相同的第二保护环沟槽162，还可以能够进一步提高对单元阵列区和外围电路区之间物理隔离效果，避免电流泄漏，从而极大的提高了半导体器件的性能。

基于本实用新型实施例提供的半导体器件制备方法，本实用新型的另一方面，还相应提供了一种半导体器件，具体请参见实施例三。

实施例三

参见图12所示，图12示出了本实用新型实施例提供的半导体器件的剖面结构示意图，其包括：

基底10，基底10包括单元阵列区、外围电路区以及位于单元阵列区与外围电路区之间的中间区域。

基底10上形成有堆叠结构，堆叠结构包括多个电容结构和保护环结构17，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构12和第二支撑层18；保护环结构17形成于中间区域上，且环绕单元阵列区上的电容结构。

其中，保护环结构17可以包括多个保护环，多个保护环沿着垂直于基底10的方向延伸，且延伸深度不相同。作为一示例，多个保护环沿着垂直于基底10的方向延伸，其中，至少一个保护环的底表面与半导体器件的基底10上表面接触。

作为一示例，在本实用新型实施例中，电容结构可以包括：

下电极19；

第一支撑结构12和第二支撑层18，其中，第一支撑结构12和第二支撑层18支撑至少部分下电极19的外侧壁，第一支撑结构12和第二支撑层18设置于下电极19外侧壁的不同高度处；

电容介电层21，电容介电层21覆盖下电极19、第二支撑层18和单元阵列区基底上表面；

上电极22，上电极22覆盖电容介电层21。

在本实用新型实施例中，第一支撑结构12可以包括多个子支撑层以及位于各个子支撑层之间的绝缘介质层，通过设置多个子支撑层可以提高下电极的稳定性。

作为另一示例，电容结构还可以包括：位于上电极22上的金属层23。具体的，金属层23可以为钨。

作为另一示例，半导体器件还可以包括：位于外围电路区的基底10上，由第一介电层11、第一支撑结构12、第二介电层13、第二支撑层18和氧化层24组成的onono结构。该onono结构可以满足外围电路区的高度需求，减小单元阵列区和外围电路区的高度差。

在本实用新型其他实施例中，电容介电层21还可以覆盖保护环结构17以及位于外围电路区中的第二支撑层18的至少部分上表面。

以上为本实用新型实施例提供的一种半导体器件，其包括基底10，基底10包括单元阵列区、外围电路区以及位于单元阵列区域外围电路区之间的中间区域，基底10上形成叠层结构，叠层结构包括多个电容结构和保护环结构17，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构12和第二支撑层18；保护环结构17形成于中间区域上，且环绕单元阵列区上的电容结构。通过在中间区域设置保护环结构17可以支撑单元阵列区的电极结构、避免下电极19的倾倒，提高结构的稳定性，同时还可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏，从而极大的提高了半导体器件的性能。

虽然本实用新型所公开的实施方式如上，但所述的内容只是为了便于理解本实用新型而采用的实施方式，并非用以限定本实用新型。任何本实用新型所属技术领域内的技术人员，在不脱离本实用新型所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本实用新型的保护范围，仍须以所附的权利要求书所界定的范围为准。