芯片的封装结构的制作方法

本实用新型涉及芯片封装技术领域，更具体的说，涉及一种芯片的封装结构。

背景技术：

随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。

芯片是电子设备实现各种功能的核心控制部件，为了便于芯片和外部电路的电连接以及为了避免芯片受到破坏，芯片需要进行塑封保护，形成封装结构。对于需要多芯片同时封装的产品，由于芯片尺寸较小，容易出现芯片翘曲以及偏移问题。

技术实现要素：

有鉴于此，本实用新型提供了一种芯片的封装结构，方案如下：

一种芯片的封装结构，所述封装结构包括：

芯片基底，所述芯片基底具有相反的第一表面和第二表面；所述第一表面上具有至少两个芯片，相邻两个所述芯片之间具有沟槽，所述沟槽的深度小于所述芯片基底的厚度；所述沟槽内具有绝缘的填充层；

塑封层，所述塑封层包括容纳槽以及包围所述容纳槽的扇出区；

其中，所述芯片基底位于所述容纳槽内，且所述第一表面露出所述容纳槽；所述填充层上表面具有再布线层，所述再布线层用于电连接所述填充层两侧相邻的两个所述芯片。

优选的，在上述封装结构中，所述再布线层表面还覆盖有绝缘层。

优选的，在上述封装结构中，所述芯片的尺寸不超过1mm×1mm。

优选的，在上述封装结构中，所述填充层上表面与所述第一表面齐平。

优选的，在上述封装结构中，所述填充层为聚亚酰胺层。

优选的，在上述封装结构中，所述沟槽的深度范围是5μm-10μm。

优选的，在上述封装结构中，所述第一表面与所述扇出区齐平。

优选的，在上述封装结构中，所述芯片具有多个第一焊垫，所述扇出区具有多个第二焊垫；

其中，所述芯片中的部分所述第一焊垫与所述扇出区中所对应的所述第二焊垫电连接，另一部分所述第一焊垫与相邻所述芯片中所对应的所述第一焊垫通过所述再布线层电连接。

优选的，在上述封装结构中，所述再布线层包括第一走线以及第二走线，所述第一走线用于电连接相邻两个所述芯片中所对应的所述第一焊垫，所述第二走线用于电连接所述第一焊垫与所述扇出区中所对应的所述第二焊垫。

优选的，在上述封装结构中，所述第一焊垫与所述第二焊垫通过金属焊线电连接。

通过上述描述可知，本实用新型技术方案提供的芯片封装结构包括：芯片基底，所述芯片基底具有相反的第一表面和第二表面；所述第一表面上具有至少两个芯片，相邻两个芯片之间具有沟槽，所述沟槽的深度小于所述芯片基底的厚度；所述沟槽内具有绝缘的填充层；塑封层，所述塑封层包括容纳槽以及包围所述容纳槽的扇出区；其中，所述芯片基底位于所述容纳槽内，且所述第一表面露出所述容纳槽；所述填充层上表面具有再布线层，所述再布线层用于电连接所述填充层两侧相邻的两个所述芯片。所述封装结构中，多个同时封装的芯片位于同一芯片基底，且相邻芯片之间的芯片基底通过深度小于所述芯片基底厚度的沟槽隔离，相邻芯片为一体结构，相对于传统多个分离芯片统一封装的方式，本实用新型技术方案提供的芯片封装结构不易发生翘曲和偏移，而且通过填充层填充所述沟槽，能够避免所述再布线层在所述沟槽位置发生断裂的问题。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。

图1为一种采用fo封装工艺的双芯片封装结构的示意图；

图2为图1在a-a’方向的切面图；

图3为图2所示封装结构在虚线方框位置的局部放大图；

图4为另一种采用fo封装工艺的双芯片封装结构的示意图；

图5为图4在a-a’方向的切面图；

图6为图5所示封装结构在虚线方框位置的局部放大图；

图7为本实用新型实施例提供的一种芯片封装结构的示意图；

图8为图7所示封装结构在a-a’方向的切面图；

图9为图8所示封装结构在虚线方框位置的局部放大图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

目前，针对多芯片的fo(fanout，扇出)封装，芯片尺寸大小直接影响封装质量。ewlb(encapsulationwaferlevelball，晶圆级包封)是一种采用塑封料的芯片朝下的扇出型芯片封装工艺，该工艺无法实现长宽尺寸在1mm×1mm以下芯片的封装结构的量产。

在电源类产品应用中，双向电压转换器使用扇出型封装和传统封装兼容2路和4路转换是一种较好的封装方案，2路转换使用单颗芯片进行fc(flipchip，倒装芯片)或者wb(wirebonding，引线键合)的传统封装，4路转换使用两颗芯片进行fo晶圆级封装，针对长宽尺寸在1mm×1mm以下芯片，4路转换需要将两颗芯片封装在一起，两颗相互独立的尺寸很小的芯片在fo封装之后，容易出现翘曲和偏移问题。

如图1-图3所示，图1为一种采用fo封装工艺的双芯片封装结构的示意图，图2为图1在a-a’方向的切面图，图3为图2所示封装结构在虚线方框位置的局部放大图。图1-图3所示方式为双芯片封装结构，具有两个切割分离的芯片01，该两个芯片01分别为第一芯片011和第二芯片012。其中，所述第一芯片011和所述第二芯片012位于塑封层02内，所述塑封层02包括扇出区021，所述扇出区021包围所述第一芯片011和所述第二芯片012。所述第一芯片011和所述第二芯片012之间具有预设间隙013。

所述第一芯片011和所述第二芯片012均具有第一焊垫(图1-图3中未示出所述第一焊垫)。所述扇出区021具有第二焊垫(图1-图3中未示出所述第二焊垫)。所述芯片01中的部分所述第一焊垫可以与所述扇出区021中所对应的所述第二焊垫电连接，以便于和外部电路电连接。两个所述芯片01中的另外一部分所述第一焊垫可以通过再布线层03相互电连接。所述再布线层03为金属层。在所述再布线层03上方设置有绝缘层04。所述再布线层03位于填充所述间隙013的塑封层02上方。

两个所述芯片01的长宽尺寸均在1mm×1mm以下。如可以设定所述第一芯片011和所述第二芯片012具有相同尺寸，二者的长度h1可以为600μm，二者的宽度h2可以为400μm。所述预设间隙013的宽度h3为100μm。

在图1-图3所示方式中，采用两个分离的芯片01同时进行封装，在封装时需要对该两个芯片01进行重组贴片，由于芯片01尺寸较小，长宽尺寸均在1mm×1mm以下，塑封后，两个芯片01容易出现翘曲以及偏移问题，在产品良率以及质量方面均难以实现量产。

发明人发现，为了解决封装过程中出现的翘曲和偏移问题，可以基于封装需求，在晶圆切割过程中，将所需数量的芯片进行不完全切割，通过相邻芯片之间的沟槽进行芯片划区隔离，而后将未完全切割分离仍为一体连接的多个芯片进行封装，从而可以避免封装过程中芯片出现翘曲以及偏移问题，可以提高封装结构的可靠性。需要说明的是，相邻两个芯片之间的沟槽并非封装切割形成的，在晶圆制造过程中需要通过固定工序形成所述沟槽，在所述沟槽中设置一些测试的端子来检测晶圆的性能，后续基于所述沟槽，可以针对单颗芯片切割时实现更好的切割，切割裂纹不会延伸到芯片的功能区。

如图4-图6所示，图4为另一种采用fo封装工艺的双芯片封装结构的示意图，图5为图4在a-a’方向的切面图，图6为图5所示封装结构在虚线方框位置的局部放大图。图4-图6所示方式为双芯片封装结构，具有两个芯片11，该两个芯片11分别为第一芯片111和第二芯片112，两个所述芯片11位于同一芯片基底上。所述第一芯片111和所述第二芯片112之间具有沟槽113，所述沟槽113的深度l4小于所述芯片基底的厚度。

其中，两个所述芯片11的长宽尺寸均在1mm×1mm以下。如可以设定所述第一芯片111和所述第二芯片112具有相同尺寸，二者的长度l1可以为600μm，二者的宽度l2可以为400μm。所述沟槽113的宽度l3为80μm，深度l4为5μm-10μm。

所述第一芯片111和所述第二芯片112位于塑封层12内，所述塑封层12包括扇出区121，所述扇出区121包围所述第一芯片111和所述第二芯片112。所述第一芯片111和所述第二芯片112均具有第一焊垫(图4-图6中未示出所述第一焊垫)。所述扇出区121具有第二焊垫(图4-图6中未示出所述第二焊垫)。所述芯片11中的部分所述第一焊垫可以与所述扇出区121中所对应的所述第二焊垫电连接，以便于和外部电路电连接。两个所述芯片11中的另外一部分所述第一焊垫可以通过设置在所述沟槽13上方的再布线层13相互电连接。所述再布线层13为金属层。所述再布线层13上方设置有绝缘层14。所述再布线层13和所述绝缘层14的厚度之和l5为5μm-10μm。

在图4-图6所示方式中，所述第一芯片111和所述第二芯片112未完全切割分离，二者为一体结构，这样可以增大封装尺寸，使得封装长度为2*l1+l3，相对于图1-图3采用两个分离芯片进行封装的方案，能够避免芯片翘曲和偏移问题。

发明人进一步发现，虽然采用图4-图6所示方式能够避免由于芯片尺寸较小导致的芯片翘曲和偏移问题，但是晶圆切割过程中需要形成的用于划片隔离芯片11的沟槽113，所述沟槽113会导致两个芯片11之间的再布线层13在沟槽113位置具有高度差，从而导致封装过程中形成的再布线层13在沟槽113位置容易发生断裂，从而影响产品的性能和良率。

为了解决该问题，如图7-图9所示，本实用新型技术方案在图4-图6所示方式上进一步进行改进，在芯片11之间的沟槽113内形成填充层15，从而可以降低上述高度差，以避免再布线层13在沟槽位置发生断裂的问题。

如图7-图9所示，图7为本实用新型实施例提供的一种芯片封装结构的示意图，图8为图7所示封装结构在a-a’方向的切面图，图9为图8所示封装结构在虚线方框位置的局部放大图。

本实用新型实施例所述封装结构包括：芯片基底100，所述芯片基底100具有相反的第一表面和第二表面；所述第一表面上具有至少两个芯片11，相邻两个芯片11之间具有沟槽113，所述沟槽113的深度小于所述芯片基底100的厚度，从而使得所述芯片11为一体未分离的结构；所述沟槽113内具有绝缘的填充层15。

其中，所述封装结构还包括塑封层12，所述塑封层12包括容纳槽122以及包围所述容纳槽122的扇出区121。所述芯片基底100位于所述容纳槽122内，且所述第一表面露出所述容纳槽122，所述第一表面不超出所述容纳槽122；所述填充层15上表面具有再布线层13，所述再布线层13用于电连接所述填充层15两侧相邻的两个所述芯片11。

如图9所示，所述再布线层13表面还覆盖有绝缘层14，用于对所述再布线层13实现绝缘防护。所述再布线层13为金属层，如可以为铜层或是银层等金属层，可以基于需求选择所述再布线层13所需金属材料，本实用新型技术方案对此不做具体限定。可以通过沉积或是电镀工艺形成所述再布线层13，通过刻蚀工艺图形化所述再布线层13，形成所需图形结构的再布线层13。所述绝缘层14可以为氮化硅层或是氧化硅层。可以通过沉积工艺形成所述绝缘层14。

如图8和图9所示，所述填充层15上表面与所述第一表面齐平。本实施例中所述填充层15上表面与所述第一表面齐平包括：所述填充层15上表面(背离沟槽113底部的一面)与所述第一表面共面，或是二者之间的高度差小于预设阈值，该阈值可以基于需设定，如设定该阈值差不超过1μm。通过所述填充层15能够降低由于所述沟槽113导致的高度差，从而降低所述再布线层13在所述沟槽113位置的高度差，避免所述再布线层13在所述沟槽113位置发生断裂。所述填充层15为聚亚酰胺层或是其他有机或无机绝缘材料，可以基于需求选择所述填充层15的材料，本实用新型技术方案对此不做具体限定。

可选的，所述沟槽113的深度l4范围是5μm-10μm。基于需求设定所述沟槽113的深度l4，本实用新型技术方案对此不做具体限定。本实用新型实施例所述技术方案适用于小尺寸的芯片封装，如所述芯片11的尺寸不超过1mm×1mm，即芯片11的长度和宽度都不超过1mm。

如图8所示，所述第一表面与所述扇出区121齐平。本实施例中所述第一表面与所述扇出区121齐平包括：所述第一表面与所述扇出区121共面，或是二者之间的高度差小于预设阈值，该阈值可以基于需设定，如设定该阈值差不超过1μm。

本实用新型实施例所述封装结构中，所述芯片11具有多个第一焊垫(图7-图9中未示出所述第一焊垫)，所述扇出区121具有多个第二焊垫(图7-图9中未示出所述第二焊垫)。所述芯片11中的部分所述第一焊垫与所述扇出区121中所对应的所述第二焊垫电连接，另一部分所述第一焊垫与相邻所述芯片11中的所述第一焊垫通过所述再布线层13电连接。

所述再布线层13包括第一走线以及第二走线，所述第一走线用于电连接相邻两个所述芯片11中所对应的所述第一焊垫，所述第二走线用于电连接所述第一焊垫与所对应的所述第二焊垫。这样，通过同一层金属制备的再布线层13即可实现相邻两个芯片11对应第一焊垫的电连接以及芯片11中第一焊垫与扇出区121中所对应第二焊垫的电连接。

其他方式中，还可以设置所述第一焊垫与所述第二焊垫通过金属焊线电连接。

图7-图9所示方式中，以两个芯片11为例进行说明，该两个芯片11分别为第一芯片111和第二芯片112。两个所述芯片11的长宽尺寸均在1mm×1mm以下。如可以设定所述第一芯片111和所述第二芯片112具有相同尺寸，二者的长度l1可以为600μm，二者的宽度l2可以为400μm。所述沟槽113的宽度l3为80μm，深度l4为5μm-10μm。可以基于需求设置芯片11的数量，不限于本实用新型实施例所述的2个芯片11实施方式。

所述沟槽113的可以在晶圆切割时通过高精度的切割方式形成，以降低其宽度l3。本实用新型实施例所述封装结构中，所述沟槽113的宽度l3小于100μm，如可以为上述80μm。采用完全切割分离的芯片进行封装时，由于重组贴片工艺限制，会导致相邻芯片之间的间距较大，而本实用新型实施例所述技术方案可以降低两芯片11之间的间距，降低封装结构的尺寸。可以基于需求设定所述沟槽113的宽度l3，设置宽度l3为80μm，在保证较小芯片间距的同时，能够保证填充层15较好的填充所述沟槽113。

本实用新型实施例所述封装结构具有较好的可靠性，完全满足设定可靠性检测条件。可靠性检测条件如下：

预处理按照湿敏等级1级标准测试，温度为85℃，相对湿度(rh)为85％，预处理时间为168h；不加电的高速老化测试使用130℃，85％rh条件，持续时间为96h；温度循环为g等级标准，-65℃-125℃，持续1000循环；高压蒸煮处理采用c等级标准，121℃，10％rh条件，持续时间为96h，高温贮存在150℃，持续1000循环，处理完成后进行测试，测试全部通过。

通过上述描述可知，本实用新型实施例所述封装结构中，多个同时封装的芯片11位于同一芯片基底100，且相邻芯片11之间的芯片基底100通过深度小于所述芯片基底100厚度的沟槽113隔离，相邻芯片11为一体结构，相对于传统多个分离芯片统一封装的方式，本实用新型技术方案提供的芯片封装结构不易发生翘曲和偏移，而且通过填充层15填充所述沟槽113，能够避免所述再布线层13在所述沟槽113位置发生断裂的问题。

需要说明的是，本实用新型实施例所述封装结构可以使用大尺寸的多芯片封装方案，以提高产能，节约成本。可以同样适用于非fo封装工艺，兼容其他封装方案。也可以适用于尺寸不同的多个芯片的同时封装，如两个长度不同的芯片封装，该方案在晶圆制造时设计在一起同样适用。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

需要说明的是，在本实用新型的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。当一个组件被认为是“电连接”另一个组件，它可以是直接电连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。