一种应用于Micro-LED的外延片的制作方法

一种应用于micro
‑
led的外延片
技术领域
1.本实用新型涉及半导体技术领域，尤其涉及一种应用于micro
‑
led的外延片。


背景技术：

2.发光二极管（英文：light emitting diode，简称：led）是一种能发光的半导体电子元件。氮化镓（gan）具有良好的热导性能，同时具有耐高温、耐酸碱、高硬度等优良特性，使氮化镓（gan）基led受到越来越多的关注和研究。
3.外延片是led制备过程中的初级成品。现有的led外延片包括衬底、n型半导体层、有源层和p型半导体层，n型半导体层、有源层和p型半导体层依次层叠在衬底上。衬底用于为外延材料提供生长表面，n型半导体层用于提供进行复合发光的电子，p型半导体层用于提供进行复合发光的空穴，有源层用于进行电子和空穴的辐射复合发光。
4.n型半导体提供的电子数量远大于p型半导体层的空穴数量，加上电子的体积远小于空穴的体积，导致注入有源层中的电子数量远大于空穴数量。同时由于衬底（碳化硅、蓝宝石、硅片等）与氮化镓晶格常数的差异，在外延过程中会积累应力和缺陷，这些应力和缺陷会降低外延磊晶的长晶质量和元素掺杂，进而影响到发光二极管的量子效率；另外，氮化镓外延需要较高的生长温度，随着外延片尺寸的加大，边沿和中心的差异会严重放大，限制micro
‑
led的推广和应用。
5.鉴于此，为克服上述技术缺陷，提供一种应用于micro
‑
led的外延片及其制备方法成为本领域亟待解决的问题。


技术实现要素：

6.本实用新型的目的在于克服现有技术的缺点，提供一种应用于micro
‑
led的外延片，能够有效控制底层外延时的翘曲表现和应力，有效提升边沿与中心良率的一致性。
7.为解决以上技术问题，本实用新型的技术方案为：一种应用于micro
‑
led的外延片，其不同之处在于：其包括衬底，以及在所述衬底上由下至上依此生长的缓冲层、应力和翘曲控制层、n型半导体层、有源层、电子阻挡层、p型半导体层和接触层。
8.按以上技术方案，所述缓冲层为氮化镓缓冲层，厚度为1~5μm。
9.按以上技术方案，所述应力和翘曲控制层由下部aln层和上部al
x
ga1‑
x
n层叠合组成，其中0≤x＜0.4，所述aln层和al
x
ga1‑
x
n层厚度比例区间1:10~1:2，整体应力和翘曲控制层厚度20~60nm。
10.按以上技术方案，所述应力和翘曲控制层内插入若干个ingan插入层。
11.按以上技术方案，所述ingan插入层的厚度3~10nm，插入位置在应力和翘曲控制层整体区域的1/5、1/3、3/4处，厚度趋势性增加。
12.按以上技术方案，所述n型半导体层的厚度为1~5μm。
13.按以上技术方案，所述有源层包括多个量子阱和多个量子垒，所述多个量子阱和多个量子垒交替层叠设置。
14.按以上技术方案，所述量子阱的厚度为3~4nm，所述量子垒的厚度为8~15nm。
15.按以上技术方案，所述量子阱的数量与量子垒的数量相同，为5~11个。
16.按以上技术方案，所述电子阻挡层的厚度20~100nm，所述p型半导体层的厚度为10~100nm。
17.由上述方案，本实用新型公开了一种应用于micro
‑
led的外延片，通过合理的厚度配比及al组分优化实现底层生长翘曲的减小和底层应力的释放，同时ingan插入层合理优化底层极化和应力的积累，调节底层翘曲降温后生长量子阱时的翘曲差异，使得阱区生长翘曲趋近平面，提高边沿波长良率提升，进而增加有效产出。
附图说明
18.图1为本实用新型实施例外延片的整体结构示意图；
19.其中：10
‑
衬底；20
‑
缓冲层；30
‑
应力和翘曲控制层（301
‑
aln层，302
‑
al
x
ga1‑
x
n层）；40
‑ꢀ
n型半导体层；50
‑
有源层；60
‑
电子阻挡层；70
‑
p型半导体层。
具体实施方式
20.为了使本实用新型的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本实用新型作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
21.在下文中，将参考附图来更好地理解本实用新型的许多方面。附图中的部件未必按照比例绘制。替代地，重点在于清楚地说明本实用新型的部件。此外，在附图中的若干视图中，相同的附图标记指示相对应零件。
22.如本文所用的词语“示例性”或“说明性”表示用作示例、例子或说明。在本文中描述为“示例性”或“说明性”的任何实施方式未必理解为相对于其它实施方式是优选的或有利的。下文所描述的所有实施方式是示例性实施方式，提供这些示例性实施方式是为了使得本领域技术人员做出和使用本公开的实施例并且预期并不限制本公开的范围，本公开的范围由权利要求限定。在其它实施方式中，详细地描述了熟知的特征和方法以便不混淆本实用新型。出于本文描述的目的，术语“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”和其衍生词将与如图1定向的实用新型有关。而且，并无意图受到前文的技术领域、背景技术、

技术实现要素：
或下文的详细描述中给出的任何明示或暗示的理论限制。还应了解在附图中示出和在下文的说明书中描述的具体装置和过程是在所附权利要求中限定的实用新型构思的简单示例性实施例。因此，与本文所公开的实施例相关的具体尺寸和其他物理特征不应被理解为限制性的，除非权利要求书另作明确地陈述。
23.请参考图1，本实用新型一种应用于micro
‑
led的外延片，其不同之处在于：其包括衬底10，以及在所述衬底10上由下至上依此生长的缓冲层20、应力和翘曲控制层30、n型半导体层40、有源层50、电子阻挡层60、p型半导体层70和接触层。氮化镓缓冲层20、应力和翘曲控制层30、n型半导体层40、有源层50、电子阻挡层60和p型半导体层70依次层叠在衬底10上。
24.按以上技术方案，所述缓冲层20为氮化镓缓冲层，厚度为1~5μm。
25.按以上技术方案，所述应力和翘曲控制层30由下部aln层301和上部al
x
ga1‑
x
n层
302叠合组成，其中0≤x＜0.4，aln层301和al
x
ga1‑
x
n层302厚度比例区间1:10~1:2，整体应力和翘曲控制层30厚度20~60nm。aln层301对于应力的影响较为显著，可调节阱区铟有效掺杂，301与302的优化搭配在控制底层翘曲同时改善阱区应力，一方面可有效改善边沿位置芯片的良率表现，另一方面可提升整个发光二极管的量子效率。
26.按以上技术方案，所述应力和翘曲控制层30内插入若干个ingan插入层。
27.按以上技术方案，所述ingan插入层的in摩尔含量5%~20%，厚度3~10nm，插入位置在应力和翘曲控制层30整体区域的1/5、1/3、3/4处，in含量逐渐增大，厚度也趋势性增加。
28.按以上技术方案，所述n型半导体层40的厚度为1~5μm。
29.按以上技术方案，所述有源层50包括多个量子阱和多个量子垒，所述多个量子阱和多个量子垒交替层叠设置。
30.按以上技术方案，所述量子阱的厚度为3~4nm，所述量子垒的厚度为8~15nm。
31.按以上技术方案，所述量子阱的数量与量子垒的数量相同，为5~11个。
32.按以上技术方案，所述电子阻挡层60的厚度20~100nm，所述p型半导体层70的厚度为10~100nm。
33.本实用新型实施例应用于micro
‑
led的外延片的制备方法，包括以下步骤：
34.步骤1：选择一衬底10；
35.步骤2：在所述衬底10上依次生长缓冲层20、应力和翘曲控制层30、n型半导体层40、有源层50、电子阻挡层60和p型半导体层70；
36.步骤3：在所述p型半导体层70上生长接触层；
37.步骤4：上述外延生长结束之后，对外延片进行退火处理，然后再将外延片的温度降低至室温，完成制备。
38.具体的，所述步骤1中，控制温度为1000~1200℃（优选为1100℃），在氢气气氛中对所述衬底10进行6~10分钟（优选为8分钟）退火处理，并对所述衬底10进行氮化处理。
39.通过上述步骤清洁衬底的表面，避免杂质掺入外延片中，有利于提高外延片的生长质量。
40.具体的，所述步骤2包括以下子步骤：
41.步骤21：控制温度为450~600℃，压力为200~500torr，生长氮化镓成核层，然后升高温度至950~1200℃生长氮化镓三维和二维包覆层，成核层、氮化镓三维和二维包覆层统称为氮化镓缓冲层20；缓冲层20设置在衬底10和应力和翘曲控制层30之间，以缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，并为氮化镓材料外延生长提供成核中心。
42.在具体实现时，缓冲层为首先在图形化衬底上低温生长的一层较薄的氮化镓，因此也称为低温缓冲层。再在低温缓冲层进行氮化镓的纵向生长，会形成多个相互独立的三维岛状结构，称为三维成核层；然后在所有三维岛状结构上和各个三维岛状结构之间进行氮化镓的横向生长，形成二维平面结构，称为二维恢复层；最后在二维生长层上高温生长一层较厚的氮化镓，称为本征氮化镓层。本实施例中将三维成核层、二维恢复层和本征氮化镓层统称为氮化镓缓冲层。氮化镓缓冲层20的厚度可以为1μm~5μm，优选为3μm。
43.步骤22：控制温度为950~1100℃，压力为70~200torr，在所述氮化镓缓冲层20上生长应力和翘曲控制层30，整体应力和翘曲控制层30厚度20~60nm，应力和翘曲控制层30的生长气氛以氮气占比为主，氮气与氢气的气量比例区间为1:1~10:1，氨气在整个载气体系中
占比区间0.25~0.40；
44.步骤23：在所述应力和翘曲控制层30上生长n型半导体层40，温度950~1200℃，压力区间200~500torr；
45.步骤24：在所述n型半导体层40上生长有源层50；量子阱的生长温度为720~829℃（优选为760℃），量子阱的生长压力为100~500torr（优选为300torr）；量子垒的生长温度为850~959℃（优选为900℃），量子垒的生长压力为100~500torr（优选为300torr）；
46.步骤25：控制温度为850~1080℃（优选为960℃），压力为200~500torr（优选为350torr），在所述有源层50上生长电子阻挡层60；
47.步骤26：控制温度为850~1080℃（优选为960℃），压力为100~300torr（优选为200torr），在所诉电子阻挡层60上生长p型半导体层70。
48.具体的，所述步骤3中，控制温度为850~1050℃（优选为950℃），压力为100~300torr（优选为200torr），在所述p型半导体层70上生长接触层。
49.具体的，所述步骤4中，先将温度降低至650~850℃（优选为750℃），在氮气气氛中对外延片进行5~15分钟（优选为10分钟）的退火处理，然后再将外延片的温度降低至室温。
50.具体地，衬底10的材料可以采用蓝宝石或硅片，蓝宝石主要材料为三氧化二铝，如晶向为[0001]的蓝宝石。氮化镓缓冲层20为低温氮化镓层，n型半导体层40的材料可以采用n型掺杂（如硅或者锗）的氮化镓。有源层50可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置；量子阱的材料可以采用氮化铟镓（ingan），如in
x
ga1‑
x
n，0＜x＜1，量子垒的材料可以采用氮化镓。电子阻挡层60采用al掺杂的gan，p型半导体层70的材料可以采用p型掺杂（如镁）的氮化镓。
[0051]
进一步地，n型半导体层40的厚度可以为1μm~5μm，优选为3μm；n型半导体层40中n型掺杂剂的掺杂浓度可以为10
18
/cm3~10
20
/cm3，优选为10
19
/cm3。量子阱的厚度可以为3nm~4nm，优选为3.5nm；量子垒的厚度可以为8nm~15nm，优选为10nm；量子阱的数量与量子垒的数量相同，量子垒的数量可以为5个~11个，优选为8个。电子阻挡层60厚度20
‑
100nm，al摩尔掺杂浓度0
‑
0.25，p型半导体层70的厚度可以为10nm~100nm，优选为50nm；p型半导体层70中p型掺杂剂的掺杂浓度可以为10
18
/cm3~ 10
20
/cm3，优选为10
19
/cm3。
[0052]
控制温度、压力均是指控制生长外延片的反应腔中的温度、压力，具体为金属有机化合物化学气相沉淀（英文：metal
‑
organic chemical vapor deposition，简称：mocvd）设备的反应腔。实现时以三甲基镓或三乙基镓作为镓源，高纯氨气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，硅烷作为硅源，四甲基锗作为锗源，二茂镁作为镁源。
[0053]
以上内容是结合具体的实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。