高压倒装发光二极管芯片的制作方法

1.本实用新型涉及发光二极管技术领域，特别涉及一种高压倒装发光二极管芯片。


背景技术：

2.正装发光二极管应用中存在外量子效率降低、导热能力差的问题，正装发光二极管发光过程中产生的热量不能有效导出，降低了产品可靠性。为了解决以上问题，开发出了倒装发光二极管，即封装时将发光二极管芯片物理翻转，电极面与基板电极互联，光从蓝宝石面出射，使倒装发光二极管在亮度和可靠性上具有大幅度提升。
3.高压发光二极管芯片是将若干个独立的发光二极管芯片串联而成，同样功率下，高压发光二极管芯片所需驱动电流低于大颗低压发光二极管芯片，具有低成本、驱动效率高等优点。
4.为了充分利用倒装及高压发光二极管芯片的各自优势，高压倒装发光二极管芯片的开发成为了行业热点。高压倒装发光二极管芯片为了实现串联，单元芯片间通常通过隔离槽进行电学隔离，隔离槽深度通常在5um以上，隔离槽上再覆盖绝缘介质层，再在绝缘介质层上覆盖串联电极，通过串联电极将单元芯片有效串联起来。如果隔离槽角度太大，串联金属覆盖率低，芯片使用过程中就容易在此发生击穿。
5.因此，希望提供一种改进的高压倒装发光二极管芯片，从而提高高压倒装发光二极管芯片的良率。


技术实现要素：

6.鉴于上述问题，本实用新型的目的在于提供一种高压倒装发光二极管芯片，利用桥接层覆盖相邻芯片单元之间的桥接凹槽，从而改善串联电极覆盖率低的问题。
7.根据本实用新型实施例提供的一种高压倒装发光二极管芯片，包括：衬底；多个芯片单元，位于所述衬底上，相邻两个所述芯片单元被桥接凹槽分隔；桥接层，所述桥接层覆盖每个所述芯片单元，并覆盖相邻的所述芯片单元之间的所述桥接凹槽，所述桥接层具有多个第一通孔与多个第二通孔，每个所述芯片单元分别对应至少一个所述第一通孔与至少一个所述第二通孔；以及p电极、n电极、至少一个串联电极，均位于所述桥接层上，其中，每个所述芯片单元包括：n型半导体层，位于所述衬底上；有源层，位于所述n型半导体层上；以及p型半导体层，位于所述有源层上；所述多个芯片单元包括第一芯片单元和第二芯片单元，所述p电极经相应所述第二通孔与所述第一芯片单元的所述p型半导体层电连接，所述n电极经相应所述第一通孔与所述第二芯片单元的所述n型半导体层相连，每个所述串联电极经相应所述桥接凹槽、所述第一通孔以及所述第二通孔将相邻两个所述芯片单元中的一个的所述n型半导体层相连与另一个的所述p型半导体层电连接。
8.可选地，所述多个芯片单元还包括串联在所述第一芯片单元与所述第二芯片单元之间的至少一个中间芯片单元。
9.可选地，每个所述芯片单元还包括：至少一个电流阻挡结构，位于所述p型半导体
层上；以及电流扩展层，自所述电流阻挡结构表面延伸至所述p型半导体层表面，其中，每个所述第二通孔与相应所述电流阻挡结构的位置对应。
10.可选地，所述p电极包括第一层p电极与第二层p电极，所述n电极包括第一层n电极与第二层n电极，其中，所述第一层p电极、所述第一层n电极以及每个所述串联电极均位于所述桥接层表面，所述第一层p电极经所述第二通孔与所述第一芯片单元的所述电流扩展层相连，所述第一层n电极经所述第一通孔与所述第二芯片单元的所述n型半导体层相连。
11.可选地，每个所述芯片单元分别对应至少一个所述第一通孔与至少一个所述第二通孔，所述第一层p电极将对应于所述第一芯片单元的至少部分所述第二通孔串联，所述第一层n电极将对应于所述第二芯片单元的至少部分所述第一通孔串联，每个所述串联电极将对应于相邻两个所述芯片单元中的一个的至少部分所述第一通孔与另一个的至少部分所述第二通孔串联。
12.可选地，在每个所述芯片单元中，若干个所述第二通孔辐射包围一个所述第一通孔，构成预定图案，所述预定图案的个数不小于1个。
13.可选地，在每个所述芯片单元中，所述预设图案包括多个所述第二通孔以对应的所述第一通孔为对称中心呈阵列排布在所述第一通孔周围构成的图案，所述阵列包括方阵、圆周阵、对角阵、十字阵以及x阵。
14.可选地，所述第二通孔的数量与所述第一通孔的数量满足以下等式：
15.m＝(n1/2+1)216.其中，m表示所述第二通孔的数量，n表示所述第一通孔的数量。
17.可选地，还包括隔离层，覆盖所述桥接层、所述第一层p电极、所述第一层n电极以及每个所述串联电极，所述隔离层具有第三通孔与第四通孔，所述第三通孔位于所述第一芯片单元上，所述第四通孔位于所述第二芯片单元上，所述第二层p电极位于所述隔离层表面，并经所述第三通孔与所述第一层p电极相连，所述第二层n电极位于所述隔离层表面，并经所述第四通孔与所述第一层n电极相连，其中，所述第二层p电极与所述第二层n电极作为焊盘。
18.可选地，所述第二层p电极与所述第二层n电极的间距范围包括80至300um。
19.可选地，相邻两个所述芯片单元之间的桥接凹槽包括第一侧壁、第二侧壁以及底面，所述第一侧壁选自相邻两个所述n型半导体层的相对的侧表面之一，所述第二侧壁选自相邻两个所述n型半导体层的相对的侧表面之另一，所述底面包括暴露在相邻两个所述n型半导体层之间的所述衬底的表面。
20.可选地，所述第一侧壁与所述底面之间的夹具为第一预设角，所述第二侧壁与所述底面之间的夹具为第二预设角，所述第一预设角与所述第二预设角的角度范围均包括10
°
至60
°
。
21.可选地，所述桥接层作为反射层。
22.可选地，所述桥接层为布拉格反射镜。
23.本实用新型提供的高压倒装发光二极管芯片采用n型半导体层、有源层、p型半导体层形成每个芯片单元的基本外延层结构，通过桥接层覆盖每个芯片单元与相邻芯片单元之间的桥接凹槽，以减小桥接凹槽的深度，有利于串联电极对桥接凹槽的覆盖，提升串联电极在桥接凹槽处的覆盖率。
24.通过采用烘板烘烤光刻胶掩模，使得光刻胶掩模的开口的侧壁与n型半导体层的表面形成倾角，进而在刻蚀n型半导体层后，能够使得桥接凹槽自底部向上逐渐变宽，即桥接凹槽的侧壁形成倾斜角度，从而有利于提升串联电极对桥接凹槽侧壁覆盖率。而且采用烘板烘烤相对于烘箱烘烤的时间短、效率高。
25.通过设置第一保护电极与第二保护电极，在形成桥接层的第一通孔与第二通孔时可以保护下面的电流扩展层和n型半导体层。
26.通过将桥接层复用为反射层，节省了单独制作桥接层和反射层的成本，并降低了芯片厚度。
附图说明
27.通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：
28.图1a至图10b示出了本实用新型第一实施例制造高压倒装发光二极管芯片的方法在一些阶段的结构图。
29.图11示出了本实用新型第二实施例高压倒装发光二极管芯片的结构示意图。
具体实施方式
30.以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
31.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
32.如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”等表述方式。
33.在下文中描述了本实用新型的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本实用新型。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本实用新型。
34.本实用新型可以各种形式呈现，以下将描述其中一些示例。
35.在相关技术中，为了实现桥接层金属的有效覆盖率，在绝缘层上沉积氧化硼硅并加热软化，形成台阶舒缓层，提升了产品可靠性，但其工艺复杂成本较高；为了使隔离槽角度一致，进行多次光刻，流程繁琐。
36.本实用新型希望提供一种将桥接层复用为芯片反射层的高压倒装发光二极管芯片，该芯片桥接层一次性制备，制备工艺简单，利用桥接层填充了桥接凹槽，便于其上的串联电极良好的覆盖桥接层，提升了产品的可靠性。
37.下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。
38.图1a至图10b示出了本实用新型第一实施例制造高压倒装发光二极管芯片的方法在一些阶段的结构图。
39.本实用新型施例的制造工艺开始于衬底101，在衬底101上形成n型半导体层110、在n型半导体层110上形成有源层120、在有源层120上形成p型半导体层130，如图1a与图1b所示，图1b是沿图1a的aa线所截的截面图。
40.在上述步骤中，例如采用金属有机化合物化学气相淀积(mocvd)设备在衬底101上依次生长n型半导体层110、有源层120以及p型半导体层130，以形成高压倒装发光二极管的基本外延层结构。
41.在本实施例中，n型半导体层110例如为n型掺杂的氮化镓层，p型半导体层130例如为p型掺杂的氮化镓层，有源层120中形成有量子阱。其中，p型半导体层130为电流输入层，有源层120为发光层，n型半导体层110为电流输出层。此处的氮化镓只是一种半导体材质，还可以是其他等效的材质，应当认为本实用新型的实施不受此限制。在本实施例中，衬底101的材质为蓝宝石。在一些优选实施例中，衬底101为图形化的蓝宝石衬底。
42.进一步地，去除部分有源层120和p型半导体层130以形成暴露n型半导体层110的凹槽，如图2a与图2b所示，其中，图2b是沿图2a的aa线所截的截面图。
43.在该步骤中，例如采用刻蚀工艺形成凹槽，保留在n型半导体层110上的有源层120和p型半导体层130的图案相同，并被部分凹槽分隔为多个区域，分别对应一个芯片单元。
44.在本实施例中，高压倒装发光二极管芯片分为3个芯片单元，分别为第一芯片单元11、第二芯片单元12以及中间芯片单元13，在后续的步骤中，中间芯片单元13需要串联在第一芯片单元11与第二芯片单元12之间。其中，第一芯片单元11、第二芯片单元12以及中间芯片单元13呈行排列，第一芯片单元11与第二芯片单元12位于高压倒装发光二极管芯片的两端，中间芯片单元13位于第一芯片单元11与第二芯片单元12之间。每个芯片单元的有源层120和p型半导体层130的外轮廓呈四边形，且每个四边形的角为圆角，从而减少尖端放电造成击穿的问题。
45.然而本实用新型实施例并不限于此，本领域技术人员可以根据需要对芯片单元的形状、个数以及排列方式进行其他设置，例如将串联在第一芯片单元11与第二芯片单元12之间的中间芯片单元13设置为至少两个，或者不设置中间芯片单元13，仅设置串联的第一芯片单元11与第二芯片单元12。多个芯片单元的排布方式例如为阵列排布。
46.在本实施例中，刻蚀区的凹槽分为3个部分：高压倒装发光二极管芯片周围的切割道102a，每个芯片单元上的通孔槽102b以及两个相邻的芯片单元之间的隔离道102c。其中，通孔槽102b的形状为圆形或者多边形，优选为圆形。每个芯片单元上的通孔槽102b的个数为1个，设置在中心位置。
47.然而本实用新型实施例并不限于此，本领域技术人员可以根据需要对每个芯片单元对应的通孔槽102b的数量、形状、位置进行其他设置。
48.进一步地，经切割道102a去除部分n型半导体层110形成隔离凹槽103a，并经隔离道102c去除部分n型半导体层110形成桥接凹槽103b，如图3a与图3b所示，其中，图3b是沿图3a的aa线所截的截面图。
49.在该步骤中，例如先利用匀胶、曝光、显影工艺在半导体结构表面形成光刻胶掩模，该光刻胶掩模暴露上一步中切割道102a和隔离道102c所露出的n型半导体层110的部分表面，而通孔槽102b所露出的n型半导体层110被光刻胶掩模覆盖。然后采用烘板对光刻胶掩模进行烘烤，使得光刻胶掩模部分融化形成液体开始流动，进而使得光刻胶掩模暴露n型
半导体层110的开口侧壁与n型半导体层110的表面形成倾角。之后采用电感耦合等离子体(inductively coupled plasma,icp)刻蚀工艺对暴露的n型半导体层110进行刻蚀，该刻蚀在到达衬底101表面时停止，将衬底101暴露，从而形成了隔离凹槽103a与桥接凹槽103b。
50.在本实施例中，采用烘板对光刻胶掩模进行烘烤的工艺温度范围包括110
‑
150℃，时间范围包括1
‑
5min。每个桥接凹槽103b位于相邻两个芯片单元之间，包括第一侧壁31、第二侧壁32以及底面33，其中，第一侧壁31选自相邻两个n型半导体层110的相对的侧表面之一，第二侧壁32选自相邻两个n型半导体层110的相对的侧表面之另一，底面33包括暴露在相邻两个n型半导体层110之间的衬底101的表面。第一侧壁31与底面33之间的夹具为第一预设角，第二侧壁32与底面33之间的夹具为第二预设角，第一预设角与第二预设角的角度范围均包括10
°
至60
°
。优选地，第一预设角度与第二预设角度均为45
°
。在本实施例中，每个芯片单元的n型半导体层110的外轮廓包围有源层120和p型半导体层130的外轮廓，每个n型半导体层110的外轮廓呈四边形，且每个四边形的角为圆角，从而减少尖端放电造成击穿的问题。
51.然而本实用新型实施例并不限于此，本领域技术人员可以根据需要对烘烤的工艺温度、时间以及第一预设角与第二预设角的角度进行其他设置。
52.在晶圆上，需要同步形成多个高压倒装发光二极管芯片，每个隔离凹槽103a位于相邻的高压倒装发光二极管芯片之间，其结构与桥接凹槽103b类似，此处不再赘述。在晶圆上，隔离凹槽103a与桥接凹槽103b将每个高压倒装发光二极管芯片分割成若干独立的芯片单元。
53.进一步地，在每个芯片单元的p型半导体层130上形成至少一个电流阻挡结构140，如图4a与图4b所示，其中，图4b是沿图4a的aa线所截的截面图。
54.在本实施例中，每个芯片单元中的电流阻挡结构140为多个，且围绕在通孔槽102b周围，电流阻挡结构140呈柱状，顶面与底面的形状为圆形或多边形，在一些具体的实施例中，每个芯片单元中的多个电流阻挡结构140构成以通孔槽102b为中心的中心对称图案，例如以通孔槽102b为圆心呈圆形阵列排布，或者通孔槽102b为中心呈四边形阵列排布。电流阻挡结构140的材料包括二氧化硅、二氧化钛、氧化铝、氮化硅以及氧化锌中的至少一种。
55.进一步地，形成覆盖p型半导体层130与电流阻挡结构140表面的电流扩展层150，如图5a与图5b所示，其中，图5b是沿图5a的aa线所截的截面图，并且在图5a中没有示出电流扩展层150下面的电流阻挡结构140。
56.在本实施例中，电流扩展层150是透明导电层，该透明导电层的材料包括氧化铟锡。由于氧化铟锡是一种透明导电物质，具有良好的导电性能和透明度，因此，可以确保光能够穿过电流扩展层150，并且电流可以通过电流扩展层150传导至其他区域。每个芯片单元的电流扩展层150的外轮廓呈四边形，且每个四边形的角为圆角，从而减少尖端放电造成击穿的问题。每个芯片单元的电流扩展层150还具有暴露通孔槽102b的开口，其中，开口尺寸大于通孔槽102b，而且电流扩展层150的四周也露出下面的p型半导体层130。
57.进一步地，在n型半导体层110上形成至少一个第一保护电极161，在电流扩展层150上形成至少一个第二保护电极162，进而形成了芯片单元，如图6a与图6b所示，其中，图6b是沿图6a的aa线所截的截面图。
58.在本实施例中，第一保护电极161与第二保护电极162为金属电极，第一保护电极
161位于通孔槽102b中，第一保护电极161呈柱状，顶面与底面的形状为圆形或多边形，且第一保护电极161与通孔槽102b的中心轴重合。第二保护电极162的位置与电流阻挡结构140相对，第二保护电极162呈柱状，顶面与底面的形状为圆形或多边形，且第二保护电极162与电流阻挡结构140的中心轴重合。
59.在本实施例中，在高压倒装发光二极管芯片中，每个芯片单元包括n型半导体层110以及位于n型半导体层110上方的有源层120、p型半导体层130、电流阻挡结构140、电流扩展层150、第一保护电极161和第二保护电极162。相邻的两个芯片单元被桥接凹槽103b分隔。
60.进一步地，形成覆盖每个芯片单元的桥接层170，桥接层170经桥接凹槽103b将相邻两个芯片单元连接，如图7a与图7b所示，其中，图7b是沿图7a的aa线所截的截面图。
61.在本实施例中，桥接层170复用为反射层，桥接层170包括氧化硅层、氧化钛层、氧化铝层、氮化硅层以及氧化锌层中的至少两种堆叠层，构成布拉格反射镜，堆叠层的层数为21至61层，堆叠层的总厚度为2至5微米。
62.在本实施例中，桥接层170覆盖每个芯片单元，并覆盖相邻的芯片单元之间的桥接凹槽，具体地，桥接层170包覆了衬底101、n型半导体层110、有源层120、p型半导体层130以及电流扩展层150的裸露表面，并且在每个芯片单元之间，桥接层170覆盖了桥接凹槽103b的第一侧壁31经底面33向第二侧壁32。
63.在本实施例中，桥接层170具有多个第一通孔104a与多个第二通孔104b，第一通孔104a用于暴露第一保护电极161，第二通孔104b用于暴露第二保护电极162。第一通孔104a、第二通孔104b为圆孔，第一通孔104a的圆心与相应的第一保护电极161的中心轴重合，第二通孔104b的圆心与相应的第二保护电极162的中心轴重合。
64.每个芯片单元对应至少一个第一通孔104a和至少一个第二通孔104b，并且在每个芯片单元中，通孔槽102b的排布、数量均与第一通孔104a对应，电流阻挡结构140的排布、数量均与第二通孔104b对应。
65.在一些实施例中，第二通孔104b对应电流输入，第一通孔104a对应电流输出。每个芯片单元中，第二通孔104b辐射包围第一通孔104a，能够使电流扩散更加均匀。第一通孔104a周围要有大于等于1个第二通孔104b。这是由于后续形成的p电极主要通过p型半导体层导电，n电极主要通过n型半导体层扩展电流，而n型半导体层的载流子浓度远高于p型半导体层的载流子浓度，也就是n型半导体层的电流扩展能力更强，因此为了保证电流扩展均匀性，需要p电极包围n电极排布。此外，当无法限定第二通孔104b和第一通孔104a的数量时，需要使得第二通孔104b与第一通孔104a的垂直间距不小于20μm。
66.在一些优选的实施例中，第二通孔104b需要对称、等间距、发散式围绕在第一通孔104a周围，第二通孔以对应的第一通孔为对称中心呈阵列排布在第一通孔周围构成预定图案，所述阵列包括但不限于方阵、圆周阵、对角阵、十字阵以及x阵，预定图案的个数不小于1个。当第二通孔104b与第一通孔104a的个数符合等式(1)时，电流扩展的效果最优。
67.m＝(n1/2+1)2ꢀꢀꢀ
(1)
68.其中，m表示第二通孔104b的数量，n表示第一通孔104a的数量。例如在本实施例中n为1，m为4，且可以在本实施例中提取出n为1，m为4的阵列，以此种阵列排布可以使相邻的第二通孔104b和第一通孔104a的距离皆相等，均匀度高，此公式对于正方形的阵列，对于长
方形的芯片单元，可以保持一个第一通孔104a有4个最近邻的第二通孔104b的设计。
69.然而本实用新型实施例的第二通孔104b与第一通孔104a的排布并不限于此，本领域技术人员可以根据需要对排布方式进行其他设置，以达到使得电流分布更加均匀、电流扩展达到最大化的目的。
70.进一步的，在桥接层170的表面上形成分隔的第一层p电极181、第一层n电极182以及至少一个串联电极，如图8a与图8b所示，其中，图8b是沿图8a的aa线所截的截面图。
71.第一层p电极181将对应于第一芯片单元11的至少部分第二通孔104b串联，第一层n电极182将对应于第二芯片单元12的至少部分第一通孔104a串联，每个串联电极将对应于相邻两个芯片单元中的一个的至少部分第一通孔与另一个的至少部分第二通孔串联。在本实施例中，第一层p电极181仅通过第二通孔104b与第一芯片单元11中的第二保护电极162相连，第一层n电极182仅通过第一通孔104a与第二芯片单元12中的第一保护电极161相连，每个串联电极通过第一通孔104a、第二通孔104b将相邻的两个芯片单元中的一个的第一保护电极161与另一个的第二保护电极162相连，其中，每个串联电极的部分位于相应的桥接凹槽103b中。第一层p电极181、第一层n电极182以及串联电极的材料为cr、al、ti、ni、pt、au、ag中的三种以上金属组合，以al、niag作为接触层，设置在第一层p电极181、第一层n电极182以及串联电极最接近桥接层170表面的位置。
72.在一些具体的实施例中，第一芯片单元11与中间芯片单元13相邻，第二芯片单元12与中间芯片单元13相邻，串联电极包括两个，分别为串联电极183a与183b。串联电极183a分别与第一芯片单元11中的第一保护电极161和中间芯片单元13中的第二保护电极162相连，从而将第一芯片单元11和中间芯片单元13串联。串联电极183b分别与中间芯片单元13中的第一保护电极161和第二芯片单元12中的第二保护电极162相连，从而将第二芯片单元12和中间芯片单元13串联。
73.然而本实用新型实施例并不限于此，在高压倒装发光二极管芯片仅包括第一芯片单元11与第二芯片单元12的情况下，串联电极的数量为一个，分别与第一芯片单元11的第一保护电极161和第二芯片单元12的第二保护电极162相连，从而将第一芯片单元11和第二芯片单元12串联。当然，中间芯片单元13的数量还可以为1个以上，串联电极的连接方式可以参照以上描述，此处不再重复。
74.进一步地，形成覆盖桥接层170、第一层p电极181、第一层n电极182以及每个串联电极的隔离层190，如图9a与图9b所示，其中，图9b是沿图9a的aa线所截的截面图。
75.在本实施例中，隔离层190具有第三通孔105a与第四通孔105b，分别形成在第一层p电极181与第一层n电极182上，以暴露部分第一层p电极181与第一层n电极182。其中，隔离层190的材料为二氧化硅、二氧化钛、氧化铝、氮化硅以及氧化锌中的至少一种。
76.进一步地，在隔离层190表面形成分隔的第二层p电极210和第二层n电极220，进而形成了本实用新型实施例的高压倒装发光二极管芯片，如图10a与图10b所示，其中，图10b是沿图10a的aa线所截的截面图。
77.在本实施例中，第二层p电极210与第二层n电极220分别位于高压倒装发光二极管芯片的两端，以分别覆盖裸露的第一层p电极181与第一层n电极182，其中，第二层p电极210经第三通孔105a与第一层p电极181相连，第二层n电极220经第四通孔105b与第一层n电极182相连。第二层p电极210与第二层n电极220作为焊盘，且二者之间的间距d为80至300um。
78.图11示出了本实用新型第二实施例高压倒装发光二极管芯片的结构示意图。
79.如图11所示，本实用新型第二实施例高压倒装发光二极管芯片包括：衬底301、多个芯片单元、桥接层370、隔离层390、p电极、n电极以及至少一个串联电极383a、383b。其中，每个芯片单元包括：n型半导体层310、有源层320、p型半导体层330、电流阻挡结构340以及电流扩展层350，p电极包括第一层p电极381与第二层p电极410，n电极包括第一层n电极382与第二层n电极420。
80.本实施例的高压倒装发光二极管芯片与第一实施例的结构大体一致，此处不再赘述，可参考图1a至图10b的描述。与第一实施例的不同之处在于，本实施例的高压倒装发光二极管芯片不具有第一保护电极和第二保护电极，第一层p电极381通过第二通孔与第一芯片单元的电流扩展层350直接接触进而与p型半导体层330电连接，第一层n电极382通过第一通孔与第二芯片单元的n型半导体层310直接接触，串联电极383a、383b通过第二通孔和第一通孔与相邻芯片单元中相应的电流扩展层350和n型半导体层310直接接触。
81.本实用新型提供的高压倒装发光二极管芯片采用n型半导体层、有源层、p型半导体层形成每个芯片单元的基本外延层结构，通过桥接层覆盖每个芯片单元与相邻芯片单元之间的桥接凹槽，以减小桥接凹槽的深度，有利于串联电极对桥接凹槽的覆盖，提升串联电极在桥接凹槽处的覆盖率。
82.通过采用烘板烘烤光刻胶掩模，使得光刻胶掩模的开口的侧壁与n型半导体层的表面形成倾角，进而在刻蚀n型半导体层后，能够使得桥接凹槽自底部向上逐渐变宽，即桥接凹槽的侧壁形成倾斜角度，从而有利于提升串联电极对桥接凹槽侧壁覆盖率。而且采用烘板烘烤相对于烘箱烘烤的时间短、效率高。
83.通过设置第一保护电极与第二保护电极，在形成桥接层的第一通孔与第二通孔时可以保护下面的电流扩展层和n型半导体层。
84.通过将桥接层复用为反射层，节省了单独制作桥接层和反射层的成本，并降低了芯片厚度。
85.依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。