技术特征：
1.一种三维(3d)存储器件，包括：包括交替的堆叠导电层和堆叠电介质层的存储堆叠体；半导体层；以及垂直地穿过所述存储堆叠体延伸到所述半导体层内的沟道结构，其中所述沟道结构的面朝所述半导体层的第一部分的第一横向尺寸大于所述沟道结构的面朝所述存储堆叠体的第二部分的第二横向尺寸；所述沟道结构包括存储膜和半导体沟道；并且所述半导体沟道的处于所述沟道结构的第一部分当中的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道结构的第二部分当中的部分的第二掺杂浓度。2.根据权利要求1所述的3d存储器件，其中，所述第一掺杂浓度处于大约10
19
cm
‑3和大约10
21
cm
‑3之间。3.根据权利要求1或2所述的3d存储器件，其中，所述半导体沟道的处于所述沟道结构的第一部分当中的部分包括n型掺杂多晶硅。4.根据权利要求1
‑
3中的任何一项所述的3d存储器件，其中，所述半导体层包括n型掺杂多晶硅。5.根据权利要求1
‑
4中的任何一项所述的3d存储器件，进一步包括：与所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的部分相接触的导电层。6.根据权利要求5所述的3d存储器件，其中，所述导电层包括与所述半导体沟道的所述部分相接触的金属硅化物层以及与所述金属硅化物层相接触的金属层。7.根据权利要求5或6所述的3d存储器件，进一步包括与所述导电层相接触的源极触点。8.根据权利要求1
‑
6中的任何一项所述的3d存储器件，进一步包括与所述半导体层相接触的源极触点。9.根据权利要求1
‑
8中的任何一项所述的3d存储器件，其中，所述沟道结构的第一部分进一步包括与所述半导体沟道相接触的扩大结构，并且所述扩大结构的第三掺杂浓度等于或者大于所述第一掺杂浓度。10.根据权利要求9所述的3d存储器件，其中，所述扩大结构包括多晶硅或氧化硅。11.根据权利要求1
‑
10中的任何一项所述的3d存储器件，进一步包括绝缘结构，所述绝缘结构垂直地穿过所述存储堆叠体延伸并且横向延伸，从而将所述存储堆叠体分成多个块。12.根据权利要求1
‑
11中的任何一项所述的3d存储器件，进一步包括包围所述沟道结构的第二部分的部分的阻隔结构。13.一种三维(3d)存储器件，包括：半导体结构，其包括：包括交替的堆叠导电层和堆叠电介质层的存储堆叠体；半导体层；以及垂直地穿过所述存储堆叠体延伸到所述半导体层内的沟道结构，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的掺杂浓度在朝向源极的位置处比在远离
所述源极的位置处大。14.根据权利要求13所述的3d存储器件，其中，所述半导体沟道的处于所述沟道结构的第一部分当中的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道结构的第二部分当中的部分的第二掺杂浓度，所述沟道结构的第一部分面朝所述半导体层，并且所述沟道结构的第二部分面朝所述存储堆叠体。15.根据权利要求14所述的3d存储器件，其中，所述沟道结构的第一部分的第一横向尺寸大于所述沟道结构的第二部分的第二横向尺寸。16.根据权利要求15所述的3d存储器件，其中，所述沟道结构的第一部分进一步包括与所述半导体沟道相接触的扩大结构，并且所述扩大结构的第三掺杂浓度等于或者大于所述第一掺杂浓度。17.根据权利要求16所述的3d存储器件，其中，所述扩大结构包括多晶硅或氧化硅。18.根据权利要求14
‑
17中的任何一项所述的3d存储器件，其中，所述第一掺杂浓度处于大约10
19
cm
‑3和大约10
21
cm
‑3之间。19.根据权利要求14
‑
18中的任何一项所述的3d存储器件，其中，所述半导体沟道的处于所述沟道结构的第一部分当中的部分包括n型掺杂多晶硅。20.根据权利要求14
‑
19中的任何一项所述的3d存储器件，其中，所述半导体层包括n型掺杂多晶硅。21.根据权利要求14
‑
20中的任何一项所述的3d存储器件，其中，所述半导体结构进一步包括与所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的部分相接触的导电层。22.根据权利要求21所述的3d存储器件，其中，所述导电层包括与所述半导体沟道的所述部分相接触的金属硅化物层以及与所述金属硅化物层相接触的金属层。23.根据权利要求21或22所述的3d存储器件，其中，所述半导体结构进一步包括与所述导电层相接触的源极触点。24.根据权利要求14
‑
22中的任何一项所述的3d存储器件，其中，所述半导体结构进一步包括与所述半导体层相接触的源极触点。25.根据权利要求14
‑
24中的任何一项所述的3d存储器件，其中，所述半导体结构进一步包括绝缘结构，所述绝缘结构垂直地穿过所述存储堆叠体延伸并且横向延伸，从而将所述存储堆叠体分成多个块。26.根据权利要求14
‑
25中的任何一项所述的3d存储器件，其中，所述半导体结构进一步包括包围所述沟道结构的第二部分的部分的阻隔结构。27.根据权利要求13
‑
26中的任何一项所述的3d存储器件，进一步包括：包括外围电路的另一半导体结构；以及处于所述半导体结构和所述另一半导体结构之间的键合界面。28.一种用于形成三维(3d)存储器件的方法，包括：在衬底以上形成半导体层并且在所述半导体层以上形成堆叠结构；形成垂直地穿过所述堆叠结构和所述半导体层延伸的沟道结构，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的处于所述沟道结构的第一部分当中的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道结构的第二部分当中的部分的第
二掺杂浓度，所述沟道结构的第一部分面朝所述半导体层，并且所述沟道结构的第二部分面朝所述堆叠结构；去除所述衬底以及所述存储膜的处于所述沟道结构的第一部分当中的部分，从而露出所述半导体沟道的处于所述沟道结构的第一部分当中的部分；以及形成与所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的露出部分相接触的导电层。29.根据权利要求28所述的方法，进一步包括在所述衬底和所述半导体层之间形成第一隔离层并且在所述半导体层和所述堆叠结构之间形成第二隔离层。30.根据权利要求29所述的方法，其中，形成所述沟道结构包括：形成垂直地穿过所述堆叠结构、所述第二隔离层和所述半导体层延伸且停止在所述第一隔离层处的沟道孔，其中，所述沟道孔的面朝所述半导体层的第一部分的第一横向尺寸大于所述沟道孔的面朝所述堆叠结构和所述第二隔离层的第二部分的第二横向尺寸；沿所述沟道孔的侧壁和底表面顺次形成存储膜和半导体沟道；在所述半导体沟道的处于所述沟道孔的第一部分当中的部分之上形成掺杂扩大结构；以及使掺杂剂从所述掺杂扩大结构扩散至所述半导体沟道，使得所述半导体沟道的处于所述沟道孔的第一部分内的部分的第一掺杂浓度大于所述半导体沟道的处于所述沟道孔的第二部分内的部分的第二掺杂浓度。31.根据权利要求30所述的方法，进一步包括形成垂直地穿过所述第二隔离层和所述半导体层延伸的阻隔结构，其中，形成所述沟道孔包括蚀刻垂直地穿过所述堆叠结构、所述第二隔离层和所述半导体层延伸且停止在所述第一隔离层处的所述沟道孔，对所述沟道孔的第一部分的蚀刻沿横向被所述阻隔结构停止。32.根据权利要求30或31所述的方法，其中，形成所述掺杂扩大结构包括：在所述沟道孔内在所述半导体沟道之上淀积一层多晶硅或氧化硅；采用所述掺杂剂对所述一层多晶硅或氧化硅进行原位掺杂；以及蚀刻掉所述一层多晶硅或氧化硅的在所述沟道孔的第二部分内处于所述半导体沟道之上的部分。33.根据权利要求30
‑
32中的任何一项所述的方法，其中，所述掺杂剂是n型掺杂剂，并且所述掺杂扩大结构的第三掺杂浓度在扩散之前处于大约10
21
cm
‑3和大约10
22
cm
‑3之间。34.根据权利要求30
‑
33中的任何一项所述的方法，其中，顺次形成所述存储膜和所述半导体沟道包括顺次淀积由氧化硅、氮化硅、氧化硅和本征多晶硅构成的层。35.根据权利要求28
‑
34中的任何一项所述的方法，其中，形成所述导电层包括：在所述半导体层以及所述半导体沟道的处于所述沟道结构的第一部分当中的所述露出部分上形成金属硅化物层；以及在所述金属硅化物层上形成金属层。36.根据权利要求28
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35中的任何一项所述的方法，进一步包括在去除所述衬底之后形成与所述导电层相接触的源极触点。37.根据权利要求28
‑
35中的任何一项所述的方法，进一步包括在去除所述衬底之前形
成与所述半导体层相接触的源极触点。38.根据权利要求28
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37中的任何一项所述的方法，其中，所述半导体层包括n型掺杂多晶硅。39.根据权利要求28
‑
38中的任何一项所述的方法，进一步包括在去除所述衬底之前：形成垂直地穿过所述堆叠结构延伸的开口；通过所述开口以包括交替的堆叠导电层和堆叠电介质层的存储堆叠体来代替所述堆叠结构；以及在所述开口内形成绝缘结构。