垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用的制作方法

1.本发明涉及低缺陷密度薄膜晶体管。具体来说，本发明涉及在三维存储器阵列中使用低缺陷密度薄膜晶体管。


背景技术：

2.非临时申请公开一种形成于半导体衬底的平面表面上方的薄膜存储晶体管的三维阵列(“3d存储器阵列”)。(为了便于在本文的描述中参考，垂直于平面表面的方向称为“z方向”，而平行于平面表面的两个相互正交的方向分别称为“x方向”和“y方向”。)多个3d存储器阵列可以形成于单个半导体衬底上。
3.3d存储器阵列包含沿着x方向以规则间隔彼此间隔开的nor存储器串的多个堆叠，其中nor存储器串的每个堆叠具有提供在彼此的顶部上(即，沿着z方向)且彼此隔离的多层nor存储器串。在一个实施方案中，在每个堆叠中提供8层nor存储器串并且沿着x方向提供8个此堆叠。在每个堆叠中的每一层nor存储器串包含通过含沟道材料的条带分离的n型或p型多晶硅层的第一和第二条带。含沟道材料的条带包含与第一和第二条带的多晶硅层接触的多晶硅层。含沟道材料的条带中的这些多晶硅层可以是轻掺杂多晶硅，优选地与第一和第二条带中的多晶硅层的类型相反地掺杂。第一条带、第二条带和含沟道材料条带各自沿着y方向纵向延伸且沿着x方向具有窄宽度。第一条带和第二条带的多晶硅层形成用于nor存储器串的层的共同源极区和共同漏极区。
4.如在非临时申请中公开，每个含沟道材料条带具有暴露在堆叠的相对侧壁上的两个多晶硅层，每个多晶硅层通过绝缘材料彼此分离。多晶硅层在堆叠的相对侧上形成两个薄膜存储晶体管的沟道区。在相邻堆叠之间并且沿着y方向以规则间隔提供导电支柱(例如，重掺杂多晶硅)，每个导电支柱沿着z方向延伸，通过覆盖堆叠的垂直侧壁的电荷捕获材料(例如，氧化物
‑
氮化物
‑
氧化物三层)与相邻堆叠中的每一个绝缘。每个导电支柱用作栅极电极。在导电支柱(“局部字线”)以及其相邻的电荷捕获材料和其相邻的共同源极区和共同漏极区与沟道区中的一个重叠的情况下，形成薄膜存储晶体管。因此，两个nor存储器串形成于每个堆叠中的每一层nor存储器串的相对侧上。
5.非临时申请公开用于存储器操作的cmos支持电路系统(例如，各种电源电路、地址解码器和感测放大器)形成于3d存储器阵列下方的半导体衬底中。在一个实施方案中，支撑半导体衬底上方的每个3d存储器阵列的用于存储器操作的电路系统形成于3d存储器阵列本身下方以提供模块化。
6.3d存储器阵列的共同漏极区(“位线”)以及在一些实施方案中共同源极区沿着y方向延伸超出3d存储器阵列(“阵列区”)的两个侧面，进入“阶梯区”中。在每个阶梯区中，每个堆叠的每一层nor存储器串的位线(或源极线)在y方向上以不同程度延伸以形成阶梯状结构，其中最大程度为nor存储器串的层最靠近半导体衬底且最小程度为nor存储器串的层最远离半导体衬底。如在非临时申请中的各种实施例中所说明，阶梯结构有助于每一位线与
其用于存储器操作的对应电路系统(例如，感测放大器)之间的电连接。


技术实现要素：

7.根据本发明的一个实施例，存储器电路包含：(i)具有平面表面的半导体衬底，所述半导体衬底具有形成于其中的用于存储器操作的电路系统；(ii)形成于平面表面上方的存储器单元阵列(“存储器阵列”)，所述存储器阵列在导电层中具有一个或多个导体，以将电信号载送到存储器阵列中的存储器单元，所述导体各自沿着基本上平行于平面表面的方向延伸；以及(iii)一个或多个晶体管，每个晶体管在导电层中的导体中的对应一个导体上方、沿着所述对应一个导体或在所述对应一个导体下方，但在半导体衬底的平面表面上方形成，每个晶体管(a)具有第一漏极或源极区和第二漏极或源极区以及栅极区，每一个由半导体材料形成，第一漏极或源极区、第二漏极或源极区或栅极区具有形成于其上的金属硅化物层；以及(b)选择性地将导电层中的对应导体连接到用于存储器操作的电路系统。
8.在一个实施例中，金属硅化物层包含钛的硅化物或镍的硅化物。
9.在一个实施例中，存储器电路进一步包含第二导电层，其中晶体管中的每一个的第一漏极或源极区连接到第二导电层中的导体中的一个，并且晶体管的第二漏极或源极区连接到第一导电层中的对应导体。存储器电路可以进一步包含一组互连线，其中每个晶体管的栅极端连接到互连线中的一个。
10.在一个实施例中，当电流存在于晶体管中的一个沟道区中时，电流在基本上垂直于平面表面的方向上流动。
11.在一个实施例中，存储器阵列包含nor存储器串的多个层级，每个层级具有多个nor存储器串，并且其中第一导电层中的导体是nor存储器串的共同位线。共同位线的部分可以提供于从存储器阵列的一侧或两侧上延伸的阶梯结构中。此外，阶梯结构的每个台阶包含nor存储器串的对应层级的共同位线，在阶梯的每个台阶处连接到共同位线的晶体管形成用于那些共同位线的位线选择器。每个位线选择器的晶体管形成第一组和第二组，使得通过位线选择器选择的相邻共同位线由来自第一组的晶体管和来自第二组的晶体管服务，并且其中第一组中的晶体管的触点相对于第二组中的晶体管的触点以交错方式放置。
12.根据本发明的一个实施例，用于形成晶体管的第一过程，包含：(i)提供具有平面表面的半导体衬底；(ii)在半导体衬底的平面表面上方提供第一类型和第一掺杂浓度的第一半导体层；(iii)在第一半导体层上方提供模制介电层；(iv)蚀刻模制介电层以提供基本上垂直于平面表面的沟槽，所述沟槽暴露第一半导体层的表面；(v)用非晶形式的第二半导体层填充沟槽，所述第二半导体层具有与第一类型相反的第二类型或具有低于第一掺杂浓度的第二掺杂浓度；(vi)转换第二半导体层的部分以变成第三半导体层，所述第三半导体层具有第一类型或具有高于第二半导体层的第三掺杂浓度；以及(vii)在第三半导体层上提供金属层；以及将金属层退火以将金属层转换成金属硅化物。
13.第一过程可以进一步包含：(i)在模制介电层中提供第二沟槽，所述第二沟槽基本上垂直于平面表面并且暴露第二半导体层的部分；(ii)在第二半导体层的暴露部分上方提供绝缘体；以及(iii)提供导电材料以填充第二沟槽，导电材料通过绝缘体与第二半导体层绝缘。导电材料将栅极电极提供到晶体管。
14.根据本发明的一个实施例，用于形成晶体管的第二过程，包含：(i)提供具有平面
表面的半导体衬底；(ii)在半导体衬底的平面表面上方提供第一类型和第一掺杂浓度的第一半导体层；(iii)在第一半导体层上方提供模制介电层；(iv)蚀刻模制介电层以向第一半导体层的表面提供基本上垂直于平面表面的沟槽；(v)提供涂覆半导体层的暴露表面和沟槽的侧壁的导电材料；(vi)提供涂覆导电材料的绝缘体；(vii)各向异性地蚀刻掉沟槽中的绝缘体材料的任何导电材料或任何部分以暴露第一半导体材料的表面；(viii)用非晶形式的第二半导体层填充沟槽，所述第二半导体层具有与第一类型相反的第二类型或具有低于第一掺杂浓度的第二掺杂浓度；(ix)转换第二半导体层的部分以变成第三半导体层，所述第三半导体层具有第一类型且具有高于第二半导体层的第三掺杂浓度；(x)在第三半导体层上提供金属层；以及(xi)将金属层退火以将金属层转换成金属硅化物。
15.在第一过程和第二过程中，将第二半导体层的部分转换成第三半导体层的步骤可以包含气体扩散或离子注入。
16.根据本发明的一个实施例，用于形成晶体管的第三过程包含：(a)提供具有平面表面的半导体衬底；(ii)在平面表面上方提供第一半导体层；(iii)在第一半导体层上方提供第一绝缘体层；(iv)在绝缘体上方提供第三半导体层，使得第三半导体层与第一半导体层分离；(v)提供与第一半导体层和第二半导体层两者接触的第二半导体层，其中在第三半导体层上方提供第二半导体层的部分；(vi)在第二半导体层上方提供第二绝缘体层；(vii)在第二绝缘体层上方提供导电材料；(viii)提供钝化层以包围导电材料、第二绝缘体层、第二半导体层、第三半导体层、第一绝缘体层和第一半导体层；(ix)蚀刻钝化层以提供通孔，以暴露导电材料的部分；(x)在导电材料的暴露部分或第三半导体层的暴露部分上提供金属层；以及(xi)将金属层退火以将金属层转换成金属硅化物。
17.第三过程可以进一步包含蚀刻第二半导体层、第二绝缘体层和导电层，以围绕第三半导体层、第一绝缘体层和第一半导体层形成线结构。
18.根据本发明的一个实施例，用于形成晶体管的第四过程，包含(a)在半导体衬底的平面表面上方提供第一导电率的第一导电半导体层；(b)在第一半导体层上方提供介电材料；(c)在介电材料中产生向下到达第一半导体层的空腔的第一和第二部分，空腔的第二部分具有显著小于空腔的第一部分的对应宽度的宽度；(d)在空腔的侧壁上共形地提供蚀刻终止层；(e)在蚀刻终止层上方在第一空腔的侧壁上共形地提供牺牲层，向所述牺牲层提供一定厚度，使得基本上填满空腔的第二部分；(f)各向异性地蚀刻牺牲层和蚀刻终止层以在空腔的第一部分的底部处暴露第一半导体层的部分；(g)提供非晶半导体材料以填充空腔的第一部分；(h)在非晶半导体材料上提供金属层；(i)将金属层退火成半导体材料的合金；(j)通过离子注入将结晶的半导体层的部分转换成第一导电类型的半导体材料的区域；(k)从空腔的第一和第二部分去除牺牲层；(l)在空腔的第一和第二部分的侧壁上保形地提供栅极介电材料；以及(m)通过栅极导体层填充空腔的第一和第二部分。
19.在第一、第二、第三和第四过程中的每一个中，金属硅化物可以包含以下项中的一个或多个：钛的硅化物和镍的硅化物。当金属层包含钛时，退火可以在超过550℃下执行1秒到24小时。具体来说，在钛的情况下，退火(a)在550℃到600℃下执行12到24小时；(b)在600℃到750℃下执行5分钟到12小时；(c)在750℃到800℃下执行1分钟到5分钟，或(d)在800℃到1000℃下执行1秒到1分钟。当金属层包含镍时，退火在约350℃到约450℃之间执行。
20.在第一、第二、第三和第四过程中的每一个中，通过退火成晶体半导体材料转换非
晶半导体材料。邻近于非晶半导体层的金属硅化物有助于结晶过程。
21.在结合附图考虑详细描述后，可以更好地理解本发明。
附图说明
22.图1a说明用于来自3d存储器阵列的单侧上的8层nor存储器串的8个位线的8层阶梯结构100
‑
l。
23.图1b示出分别通过阶梯结构100
‑
l和100
‑
r的x
‑
z平面的侧视图。
24.图1c示出用于跨越3d存储器阵列的8个堆叠的一个选定层级的8位位线选择器150(例如，用于图1a的位线106
‑
0的位线选择器)的俯视图。
25.图1d是8位位线选择器150的示意性电路图。
26.图1e示出在阶梯结构下方的半导体衬底中，感测放大器连接到4个8位位线选择器，其中每个8位位线连接器连接到在3d存储器阵列中的nor存储器串的4个层级中的对应一个中的共同位线。
27.图2a说明根据本发明的一个实施例的分别在阶梯结构200上方、在阶梯结构200下方以及沿着阶梯结构200提供垂直薄膜晶体管(tft)的方案201、202和203。
28.图2b示出根据本发明的一个实施例的垂直tft 330的截面。
29.图2c示出根据本发明的一个实施例的垂直tft 350的截面。
30.图3示出根据本发明的一个实施例的使用在阶梯结构320上方提供的垂直tft形成的位线选择器300。
31.图4示出根据本发明的一个实施例的通过奇数位线的图3的阶梯320的y
‑
z平面截面。
32.图5示出在阶梯结构320中位线选择信号分别使用全局字线103
‑
0、103
‑
4、103
‑
1和103
‑
5与垂直tft tr0、tr4、tr1和tr5中的每一个的栅极端233的连接，以及垂直tft tr0、tr4、tr1和tr5中的每一个的漏极端231a使用导电层212的连接。
33.图6是根据本发明的一个实施例的在通过垂直tft和阶梯结构40上方的互连导体制造互连之前若干垂直tft(例如，垂直tft 5)和阶梯结构40的等距视图。
34.图7a、7b
‑
1、7b
‑
2、7c、7d
‑
a、7d
‑
2、7e
‑
1、7e
‑
2、7f
‑
1、7f
‑
2、7g
‑
1、7g
‑
2、7h
‑
1、7h
‑
2、7i、7j
‑
1、7j
‑
2、7k
‑
1、7k
‑
2和7l说明根据本发明的一个实施例的用于形成垂直tft的制造过程。
35.图8示出根据本发明的一个实施例的垂直tft 850。
36.图9a、9b、9c、9d、9e、9f、9g和9h说明根据本发明的一个实施例的可以根据其形成垂直tft 850的另一过程。
37.图10示出根据本发明的一个实施例的垂直tft 280。
38.图11a、11b、11c、11d、11e、11f说明根据本发明的一个实施例的可以形成图10的垂直tft 280的过程。
39.图12a、12b、12c、12d、12e、12f、12g、12h、12i、12j、和12k说明根据本发明的实施例中的又另一实施例的连接到nor存储器串的阵列中的存储器单元的具有高迁移率的垂直tft 20。
40.图13示出图12a到12k的垂直tft，其中为了清楚起见去除一些介电层。
具体实施方式
41.图1a说明用于来自3d存储器阵列的单侧上的nor存储器串的八个层级的八个位线的8层阶梯结构100
‑
l。如图1a中所示，阶梯结构100
‑
l包含沿着y方向以递减程度延伸的位线106
‑
0到106
‑
7。位线106
‑
0、106
‑
2、106
‑
4和106
‑
6通过导体填充的通孔105
‑
0、105
‑
2、105
‑
4和105
‑
6电连接到导电层101
‑
1、101
‑
2、101
‑
3和101
‑
4中的导体。在对应阶梯结构100
‑
r(在图1a中未示出)中，位线106
‑
1、106
‑
3、106
‑
5和106
‑
7通过导体填充的通孔105
‑
1、105
‑
3、105
‑
5和105
‑
7电连接到相同导电层101
‑
1、101
‑
2、101
‑
3和101
‑
4中的导体。导电层101
‑
1、101
‑
2、101
‑
3和101
‑
4的导体分别电连接到第一组正交互连导体(“第一全局字线”)。
42.阶梯结构100
‑
l(以及100
‑
r)中的每个第一全局字线将半导体衬底中的支持电路系统之间的电信号路由到3d存储器阵列中的nor存储器串的相同层级层中的选定位线。在此描述中，“相同层级”是指在平面半导体衬底上方大致处于同一层级的nor存储串的层。如图1a中所示，第一全局字线103
‑
6通过通孔102
‑
6连接到导电层101
‑
4中的导体，所述导体电连接到位线106
‑
6。第一全局字线103
‑
6通过导体107
‑
6以及通过通孔由导电支柱或局部字线104
‑
6连接到掩埋触点108
‑
6。导体107
‑
6是在基本上平行于第一全局字线的3d存储器阵列下方延伸的第二组互连导体(“第二全局字线”)中的导体。掩埋触点108
‑
6通过位线选择器电路(在图1a中未示出，但在下文结合图1c描述)连接到服务于位线106
‑
6的感测放大器。第二全局字线107
‑
6允许其它电路系统(例如，偏置电压源)连接到位线106
‑
6。
43.在图1a中，类似于第一全局字线103
‑
6，第一全局字线103
‑
4通过通孔102
‑
4连接到导电层101
‑
3中的导体，所述导体电连接到位线106
‑
2。第一全局字线103
‑
4通过第二全局字线107
‑
4以及通过导体填充的通孔由局部字线104
‑
4连接到掩埋触点108
‑
4。掩埋触点108
‑
4通过位线选择器电路连接到服务于位线106
‑
4的感测放大器。第二全局字线107
‑
6允许其它电路系统(例如，偏置电压源)连接到位线106
‑
6。
44.图1b示出分别在阶梯结构100
‑
l和100
‑
r的x
‑
z平面中的侧视图。图1b示出位线106
‑
0、106
‑
2、106
‑
4和106
‑
6以上文已相对于图la论述的方式与阶梯结构100
‑
l中的掩埋触点108
‑
0、108
‑
4、108
‑
6和108
‑
8的连接。图1b还示出位线106
‑
1、106
‑
3、106
‑
5和106
‑
7以类似方式与阶梯结构100
‑
r中的掩埋触点108
‑
1、108
‑
3、108
‑
5和108
‑
7的连接。图1b还示意性地指示掩埋触点108
‑
0、...、108
‑
6和108
‑
7中的每一个通过8输入选择电路连接，以选择跨越3d存储器阵列中的8个堆叠的8个相同层级位线中的一个。
45.因此，在图1a和1b中所说明的连接方法中，对于8层级3d存储器阵列，需要四个额外导电层(即，导电层101
‑
1、101
‑
2、101
‑
3和101
‑
4)。一般来说，图1a和1b的连接方法需要与3d存储器阵列中的层级数目的一半一样多的额外导电层。另外，随着3d存储器阵列中的层级数目增加，用于位线选择器的3d存储器阵列下方的硅占据面积按比例增加。图1c示出用于跨越3d存储器阵列的8个堆叠的一个选定层级的8位位线选择器150(例如，用于图1a的位线106
‑
0的位线选择器)的俯视图。
46.如图1c中所示，位线bl0<0>、bl0<1>、...以及bl0<7>各自连接到形成半导体衬底中的位线选择器150的八个cmos晶体管的对应漏极端。同样，bl1<0>、bl1<1>、...以及bl1<7>、bl2<0>、bl2<1>、...以及bl2<7>和bl3<0>、bl3<1>、...以及bl3<7>各自连接到另三个8位位选择器中的一个。四个8位位线选择器中的所有32个cmos晶体管的源极端共同连接到服务于所有32个位线(即，32个位线对应于在阶梯结构的四个选定层级中的每一个中的八个
位线)的感测放大器的端子151。在位线选择器150中，将选择信号sel<0>、sel<1>、...以及sel<7>提供到八个cmos晶体管的对应栅极电极，使得当激活选择信号中的一个时，对应cmos晶体管变成导电，从而将对应位线连接到感测放大器的端子151。
47.图1d是8位位线选择器150的示意性电路图。在图1d中，将位线选择器150的八个cmos晶体管分组成4个晶体管对，其中每个晶体管对中的两个cmos晶体管在其间共享共同源极区。
48.图1e示出在阶梯结构下方的半导体衬底中，感测放大器连接到4个8位位线选择器，其中每个8位位线连接器连接到在3d存储器阵列中的nor存储器串的4个层级中的对应一个中的位线。
49.在图1a到1e的方法的一个实施方案中，对于8层级3d存储器阵列，在每个阶梯结构下方的四个位线选择器(例如，位线选择器150)需要半导体衬底区域中的约35μm2，这基本上是在每个3d存储器阵列的占用面积下方的半导体衬底区域的28％。随着3d存储器阵列中的层级数目增加，用于位线选择器的所需半导体区域按比例增加。具有超过16个层级的3d存储器阵列的位线选择器所需的半导体区域将超过3d存储器阵列本身的占用面积。
50.根据本发明的一个实施例，可以通过使用在阶梯结构的侧面上方、下方或上形成的薄膜晶体管(“垂直tft”)实施位线选择器而去除用于将位线连接到感测放大器的半导体衬底中的位线选择器。垂直tft允许将连接位线所需的额外导电层(例如，图1a和1b的导电层101
‑
1、101
‑
2、101
‑
3和101
‑
4)减少到一个。垂直tft如此命名，因为在一些优选的实施例中，其沟道电流沿着z方向流动。重要的是应理解，垂直tft中的“垂直”标示仅仅是此具体实施方式中的方便命名规则。如以下描述中将显而易见，垂直tft中的沟道电流(尽管优选地用于最小化其占用面积)不一定沿着z方向流动以执行其预期功能。
51.图2a说明分别在阶梯结构200上方、在阶梯结构200下方以及沿着阶梯结构200提供垂直tft的方案201、202和203。如在图2a中所说明，根据方案201，在3d存储器阵列的nor存储器串的相同层级处的位线通过导体填充的通孔(例如，图1a的导体填充的通孔105
‑
0、105
‑
2、105
‑
4和105
‑
6)连接到形成于阶梯结构200上方的对应垂直tft(例如，分别连接层级1、3、5和7中的位线的垂直tft 211
‑
1、211
‑
3、211
‑
5和211
‑
7)。当接通垂直tft时，其将对应位线连接到单个导电层212中的对应导体。导电层212中的导体可以通过阶梯结构200中的其它导体(例如，导电支柱或局部字线)连接到半导体衬底中的支持电路系统(例如，感测放大器214)。
52.根据方案202，在3d存储器阵列的nor存储器串的相同层级处的位线通过导体填充的通孔(例如，图1a的通孔105
‑
0、105
‑
2、105
‑
4和105
‑
6)由可用导体连接到形成于阶梯结构200下方的垂直tft(例如，分别连接层级1、3、5和7中的位线的垂直tft217
‑
1、217
‑
3、217
‑
5和217
‑
7)中的对应一个。对于每个位线，此类可用导体可以包含第一全局字线(例如，图1a的全局字线103
‑
4)和对应局部字线(例如，局部字线104
‑
4)的对应短区段。当接通垂直tft时，其将对应位线连接到单个导电层215中的对应导体。导电层215中的导体可以选择性地连接到半导体衬底中的支持电路系统(例如，感测放大器214)。
53.根据方案203，在3d存储器阵列的nor存储器串的相同层级处的位线通过导体填充的通孔(例如，图1a的导体填充的通孔105
‑
0、105
‑
2、105
‑
4和105
‑
6)由其它导体连接到沿着阶梯结构200形成的垂直tft(例如，连接层级1、3、5和7中的位线的垂直tft 218
‑
1、218
‑
3、
218
‑
5和218
‑
7)中的对应一个。对于每个位线，此类其它导体可以包含第一全局字线(例如，图1a的全局字线103
‑
4)的对应短区段以及对应的导体填充的通孔。当接通垂直tft时，其将对应位线连接到单个导电层216中的对应导体，所述导体连接到半导体衬底中的支持电路系统(例如，感测放大器214)。
54.图2b示出根据本发明的一个实施例的垂直tft 330的截面。如图2b中所示，垂直tft 330包含环形栅极电极233(例如，多晶硅栅极)，所述环形栅极电极围绕通过环形栅极氧化物235与环形栅极电极分离的半导体结构。(如本文中所使用的术语“环形”不仅指圆环，而且指任何形状的任何封闭外层。)半导体结构包含n
+
掺杂漏极区231a和n
‑
掺杂漏极区231b、沟道区236、n
‑
掺杂源极区234b和n
+
掺杂区234a。沟道区236可以是例如p型主体区。当栅极电极233上的电压超过垂直tft 330的阈值电压时，垂直tft 330变成导电，从而提供n
+
掺杂漏极区231a与n
+
掺杂源极区234a之间的低电阻电流路径。
55.图2c示出根据本发明的一个实施例的垂直tft 350的截面。如图2c中所示，垂直tft 350包含环形栅极电极233(例如，多晶硅栅极)，所述环形栅极电极围绕通过环形栅极氧化物235与环形栅极电极分离的半导体结构。类似于图2b的垂直tft 330，垂直tft 350的半导体结构包含n
+
掺杂漏极区231a和n
‑
掺杂漏极区231b、n
‑
掺杂源极区234b和n
+
掺杂区234a。然而，与图2b的tft 330不同，垂直tft 350的沟道或p型主体区236是环形的，从而围绕氧化物核心237。当栅极电极233上的电压超过垂直tft 350的阈值电压时，垂直tft 350变成导电，因此提供n
+
掺杂漏极区231a与n
+
掺杂源极区234a之间的低电阻电流路径。
56.图2b和2c未按比例绘制。在一个实施方案中，栅极氧化物235的厚度可以是20nm，栅极电极233的厚度可以是40nm，p型主体区236的沟道长度(即，沿着z方向)可以是500nm。p型主体236的占用面积可以是150nm
×
100nm(分别在x方向和y方向上)，使得如使用占用面积的周边近似的沟道宽度也是500nm。在这些尺寸的情况下，当由在其阈值电压加上8伏特下的栅极到源极(v
gs
)以及在0.5伏特下的漏极到源极(v
ds
)驱动时，垂直tft可以提供大致2.25μa的漏极到源极(i
ds
)电流容量。当向沟道区提供高质量晶体半导体时，例如当如下文所论述通过金属硅化物促进结晶时，可以在这些尺寸下实现显著更大的电流容量(例如，15μa)。
57.图3示出根据本发明的一个实施例的使用在阶梯结构320上方提供的垂直tft(即，方案201)形成的位线选择器300。如图3中所示，位线选择器300示为提供用于在阶梯结构320的层级1、3、5和7处连接到位线的垂直tft。为了有效地使用空间，如下所述，为位线的每一层级提供两组垂直tft，其中一组垂直tft提供用于连接到奇数位线，而另一组垂直tft提供用于连接到偶数位线。例如，垂直tft tr0连接到层级7的奇数位线302
‑
1、302
‑
3、302
‑
5和302
‑
7，而垂直tft tr4连接到层级7的偶数位线302
‑
0、302
‑
2、302
‑
4和302
‑
6。同样，垂直tft tr1、tr2和tr3分别连接到层级5、3和1的奇数位线，而垂直tft tr5、tr6和tr7分别连接到层级5、3和1的偶数位线。此布置允许服务于相邻位线的垂直tft的交错放置。
58.在一个实施方案中，每个位线具有50nm的宽度且相邻位线间隔开80nm，从而提供130nm位线间距。服务于相邻位线的感测放大器(例如，感测放大器301
‑
0在层级1、3、5和7中的每一个处服务于相邻位线302
‑
0和302
‑
1)可以设置在位线间距的两倍(即，260nm)之间。在所述实施例中，提供所需驱动的垂直tft可以具有150nm
×
100nm的占用面积(以及500nm的垂直沟道长度)。因此，在位线选择器300中，服务于每个层级的两组垂直tft沿着y方向并
排放置，但是其中所述垂直tft的触点相对于彼此以交错方式放置，以允许服务于相邻位线的垂直tft适配在260nm(即，位线间距的两倍)内。具体来说，在一个实施例中，每个垂直tft具有在x方向和y方向两者上超过位线间距的占用面积。通过以交错方式放置相邻的垂直tft tro和tr4，两个相邻垂直tft的组合占用面积适配在320nm(y方向)
×
260nm(x方向)区域内。用于具有160μm的阵列长度(即，每个nor存储器串沿着y方向的长度)的8层级3d存储器阵列，阶梯结构320仅需要沿着y方向延伸2μm以适应本发明的位线选择器300。
59.图4示出根据本发明的一个实施例的通过奇数位线的图3的阶梯320的y
‑
z平面截面。仅出于说明的目的，图4示出通过由图2b的垂直tft 330说明的类型的垂直tft实施垂直tft tr0和tr1。图4还示出通过由图2c的垂直tft 350说明的类型的垂直tft实施垂直tft tr2和tr3。本文所公开的任何垂直tft适合于实施图4中所示的垂直tft tr0、tr1、tr2和tr3中的任一个。此外，为图4中的每个垂直tft提供n
+
掺杂源极区234a上的氮化钛(tin)薄层332，以提供良好电接触。另外，c49硅化钛(tisi2)层331形成于邻近n
+
掺杂漏极区231a的每个垂直tft上。如下文所解释，例如形成tisi2层的退火步骤还引起任何相邻非晶半导体材料的结晶，因为tisi2层提供导致相邻非晶半导体材料变为晶体的晶种层。相较于在不存在晶种层的情况下结晶的半导体层，因此形成的晶体半导体材料具有更少缺陷以及更高载流子迁移率。或者，半导体层可以使用金属硅化物(例如硅化镍)结晶。在此替代方法中，金属硅化物在金属硅化物层的波前后方留下具有更少缺陷和更高迁移率的结晶半导体。
60.图5示出在阶梯结构320中位线选择信号分别使用全局字线103
‑
0、103
‑
4、103
‑
1和103
‑
5与垂直tft tr0、tr4、tr1和tr5的栅极端的连接，以及垂直tft tr0、tr4、tr1和tr5的漏极端使用导电层212的连接。在图5中，示出在x
‑
y和y
‑
z平面两者中的截面。如图5中所示，垂直tft tr0和tr4的选择信号通过第一全局字线103
‑
0和103
‑
4连接到在阶梯320的层级7处的位线，并且垂直tft tr1和tr5的选择信号通过第一全局字线103
‑
1和103
‑
5连接到在阶梯320的层级5处的位线。图5还示出第一全局字线通常用于3d存储器阵列的阵列部分中以连接到提供为导电支柱的局部字线。垂直tft tr0、tr4、tr1和tr5的漏极端(例如，漏极端231a)(以及在其它层级中的垂直tr2、tr6、tr3和tr7的漏极端)由相同感测放大器服务并且连接到导电层212中的共同导体。因此，与图1a到1e中所说明的使用垂直tft的需要3d存储器阵列中的层级数目一半的额外导电层的方法不同，图2到5的方法仅需要一个单个额外导电层。
61.本文中所描述的垂直tft的一个显著优点是投影在底层半导体衬底的表面上的占用面积减小，因为电流在基本上垂直于半导体衬底的z方向上流动。如本文中所使用，术语“占用面积”是指当自上而下查看时垂直tft投影在半导体衬底上的区域。一般来说，由处于“导通”或导电状态的垂直tft提供的电流与其沟道区中的电荷载流子的迁移率成比例。由于将垂直tft与存储器单元操作集成在一起需要更高的“导通”电流，因此需要垂直tft中的电荷载流子具有更高迁移率。
62.以下描述说明在本发明的范围内的垂直tft的各种实施例(无论上文是否论述)以及形成此类垂直tft的方法。本文在一个实施例中描述的过程步骤可以用于另一实施例中，即使在另一实施例的上下文中未明确地描述那些步骤。当本文参考两个或更多个指定步骤的方法时，除非本文中另外陈述或上下文需要，否则此类指定步骤可以任何顺序或同时实施。同样，此种方法还可以包含在指定步骤之前或之后，或在任何两个指定步骤之间执行的
一个或多个其它步骤。
63.图6是根据本发明的一个实施例的在通过垂直tft和存储器结构40(其包含阶梯结构)上方的互连导体制造互连之前若干垂直tft(例如，垂直tft 5)和阶梯结构40的等距视图。存储器结构40中的阶梯结构包含多个导体填充的通孔(例如，导体填充的通孔17)，每个导体填充的通孔连接到在3d存储器阵列的每一层级处的位线(即，共同漏极区)。在图6中，沿着阶梯结构40示出垂直tft(例如，上文相对于图2a的方案203论述)。如图6中所示，垂直tft 5通过导电元件15电连接在底部，所述导电元件可以由与nor存储器串的共同漏极区相同的材料(即，掺杂半导体层，其还可捆绑到金属层以减小电阻)形成，由此允许导电元件15在相同的掩蔽和蚀刻步骤期间与位线同时形成。如图6中所示，垂直tft 5包含由栅极氧化层100和栅极电极层110同心地围绕的半导体支柱90。半导体支柱90包含用于垂直tft 5的沟道区(未示出)和源极区(未示出)。导电元件15形成垂直tft 5的漏极区。基本上垂直于半导体衬底的平面的半导体支柱90沿着垂直方向提供电流，这允许显著地减小半导体衬底上的区域。以下描述包含允许半导体支柱90在所得垂直tft的沟道区中具有低晶体缺陷密度和高电荷载流子迁移率的过程步骤，由此提供改进的电流容量。
64.图7a到7l说明根据本发明的一个实施例用于形成垂直tft的制造过程。如图7a中所示，导电互连件10初始地在半导体衬底上方以及基本上沿着平行于半导体衬底的方向形成。用于互连件10的合适材料包含钼、钴、钨、氮化钛、氮化钽、钽、钛中的任一个、前述内容的一个或多个组合，以及任何其它合适的导电材料。互连件10可以包含导体填充的通孔20，所述导体填充的通孔允许连接到阶梯结构(例如，图6的存储器结构40中的阶梯结构)中的位线。导体填充的通孔20中的导电材料可以与用于互连件10的导电材料相同。
65.可以使用本领域普通技术人员已知的任何合适方法(例如，减法形成)形成互连件10和导体填充的通孔20，其中导电材料通过光刻工艺沉积和限定。可以使用任何合适的方法，例如蒸发、溅镀、化学气相沉积(cvd)、原子层沉积(ald)，或电化学沉积，或任何其它合适的方法沉积导电材料。可以使用任何合适方法，例如湿酸或碱、腐蚀性气体(例如，氯、溴或氟)，或任何合适的腐蚀剂实现在光刻工艺期间的蚀刻。或者，互连件10和导体填充的通孔20可以使用本领域普通技术人员也已知的镶嵌工艺形成。在镶嵌工艺中，沟槽形成于介电层(例如，氧化硅或氮化硅)中，合适的导电材料沉积到所述沟槽中。然后可以使用任何合适方法，例如用腐蚀性气体、湿酸或碱回蚀，或化疗机械抛光(cmp)，优选地通过cmp选择性地去除在介电层上以及其它地方的过多导电材料。可以使用任何合适方法，例如各向异性刻蚀形成沟槽。
66.参考图7b
‑
1，在形成互连件10和导体填充的通孔20之后，第一n型或p型半导体层30(例如，硅、锗或硅锗)使用任何合适的技术(例如，cvd、ald或溅镀)沉积为非晶半导体层。由于第一半导体层30被指定为待形成的垂直tft 5的源极或漏极区，因此第一半导体层30在下文称为“第一源极或漏极层30”。图7b
‑
2从不同视角示出图7b
‑
1的结构。如下所述，随后使第一源极或漏极层30结晶。在一个实施例中，第一源极或漏极层30可以与nor存储器串的共同漏极区同时形成(即，由与共同漏极区相同的半导体材料层形成)。图7c示出由多个沉积的半导体和绝缘体层形成部分40b中的垂直tft 5和3d存储器结构40a(包含存储器阵列和一个或多个楼梯两者)的中间步骤。例如，已在非临时申请中公开3d存储器结构，例如存储器结构40a的形成。在此中间步骤处，垂直tft部分40b的处理与存储器结构部分40a的处
理分开。使用合适的掩蔽和蚀刻步骤，去除垂直tft部分40b的上层，从而在第一源极或漏极层30处停止。可以存在其它层，例如捆绑到第一源极或漏极层30的金属层46。图7b
‑
1的结构可以由从图7c的垂直tft部分40b去除上层而产生。
67.此后，如在图7d
‑
1中的等距视图以及图7d
‑
2中的截面中所示，在形成第一源极或漏极层30之后，模制介电层50(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳化硅氧氢、氟掺杂、硼掺杂或磷掺杂氧化硅，或这些材料的任何组合)使用任何合适方法，例如cvd、ald或旋涂沉积在第一源极或漏极层30上。
68.对模制介电层50进行掩蔽、图案化和蚀刻以形成暴露第一源极或漏极层30的通孔。此后，在通过任何合适过程，例如回蚀或cmp，最优选地cmp从模制介电层50的表面去除过多半导体材料之后，第二半导体层60(例如，硅、锗或硅锗)使用任何合适的技术(例如，cvd、ald或溅镀)沉积在通孔中，如在图7e
‑
1中的等距视图以及图7e
‑
2中的截面中所示。由于第二半导体层60被指定为变成待形成的垂直tft 5的沟道区，因此第二半导体层60在下文称为沟道层60。半导体层60优选地沉积为非晶半导体材料。
69.可以原位掺杂与第一源极或漏极层30相同或相反类型的沟道层60。然后可以使用非原位掺杂步骤(例如，气体扩散或离子注入)掺杂沟道层60的部分以产生第三半导体层70，如在图7f
‑
1中的等距视图以及图7f
‑
2中的截面图中所示。最优选地，提供与第一源或漏极层30相同掺杂类型的第三半导体层70。由于第三半导体层70被指定为待形成的垂直tft 5的另一源极或漏极区，因此第三半导体层70在下文称为第二源极或漏极层70。
70.在第一源极或漏极层30、沟道层60和第二源极或漏极层70包含非晶硅的情况下，当沉积时，薄钛(ti)层72(例如，约10nm厚)随后沉积在第二源极或漏极层70上，其中保护层74(例如，氮化钛或任何其它合适的材料)沉积在或不沉积在钛层72的顶部上。在图7g
‑
1中的等距视图以及图7g
‑
2中的截面中示出具有保护层74的沉积的所得结构。优选地紧接在沉积钛层72之后沉积保护层74。然后，所得结构在适合于非晶硅的结晶的温度下(例如，在550℃与1000℃之间持续1秒到24小时)在惰性气氛(例如，氮气或氩气)中退火。或者，退火可以在550℃下执行24小时，在600℃下执行12小时，在750℃下执行5分钟，或在800℃下执行1分钟，或在任何合适温度下执行任何持续时间，从而将硅结晶成高质量的单晶或多晶硅。
71.在退火过程期间，钛层72与底层硅反应以形成硅化钛80，所述硅化钛提供适合于在第一源极或漏极层30、沟道层60和第二源极或漏极层70中形成低缺陷浓度晶体硅的晶体模板。参见图7h
‑
1和7h
‑
2。如此获得的这种低缺陷浓度晶体硅具有比已知具有高缺陷浓度的常规多晶半导体材料更高迁移率的载流子。
72.根据第二实施例，可以在第二源极或漏极层70上沉积薄镍层，而不是钛层72。在镍沉积之后，结构在低温(例如，在约350℃到约450℃之间)下退火。在退火期间，形成扩散通过第二源极或漏极层70、沟道层60和第一源极或漏极层30的硅化镍膜，由此引发这些半导体层中的非晶硅结晶为低缺陷密度形式。当硅化镍膜达到结构中的硅的外边界时，过程完成。
73.如在图7h
‑
1中的等距视图以及图7h
‑
2中的截面中所示，然后通过选择性湿式蚀刻(例如，过氧化氢和硫酸的组合)去除钛层72和保护层74。硅化钛膜80保持不变，但在一些实施例中，其可以通过其它方式去除。在一些实施例中，在制造序列中的稍后步骤处形成晶体半导体层。
74.此时，半导体支柱90(例如，硅化钛膜80、结晶沟道层60以及结晶的第一和第二源极或漏极层30和70的组合)基本上完成。如图7i中所示，然后通过蚀刻围绕半导体层90的模制介电层50产生基本上延伸半导体支柱90的长度的沟槽。接下来使用任何合适的技术(例如，cvd、ald或热氧化)在半导体支柱90的暴露表面上以及在沟槽的底部共形地形成栅极氧化物100，如在图7j
‑
1中等距地以及图7j
‑
2中的截面中示出。栅极氧化物100可以是任何合适的材料，例如氧化硅、氮化硅、氧化铝、氧化铪、氧化铪硅、这些材料中的两个或更多个的任何组合，或任何其它合适的材料。
75.此后，栅极电极层110(例如，氮化钛、氮化钽、钨、这些中的两个或更多个的任何组合，或任何合适材料)沉积在栅极氧化物100上方以完全填充其余沟槽并且沉积在任何暴露区域上方。可以使用任何合适的技术，例如回蚀或cmp选择性地去除在沟槽外部的暴露区域中的任何栅极电极和栅极氧化物材料。在选择性地去除栅极电极层110和栅极氧化物100之后，暴露半导体支柱90的表面130以及栅极电极层110的表面120，如在图7k
‑
1中的等距视图以及图7k
‑
2中的截面中所示。
76.介电层首先沉积在暴露的栅极电极层110、栅极氧化物100和第二源极或漏极层70上。然后对介电层进行图案化和蚀刻以产生暴露栅极电极层110的表面120以及第二源极或漏极层70的表面130的通孔并且提供用于互连导体的沟槽。接下来，通孔和沟槽用导电材料填充，因此形成互连件150，所述互连件通过导体填充的通孔140电连接到栅极电极层110和第二源极或漏极层70，如在图7l中所示。此时，垂直tft 135基本上完成。由于沟道层60在存在金属硅化物层的情况下结晶，因此沟道层60相对于常规的多晶半导体层具有低晶体缺陷浓度和更高载流子迁移率。沟道中的改进的载流子迁移率实现导电垂直tft中的更高电流。
77.图8示出根据本发明的一个实施例的垂直tft 850。与在x
‑
y平面中具有矩形截面的图71的垂直tft 135不同，垂直tft 850在x
‑
y平面中具有环形截面。垂直tft 850可以用于实施图6的垂直tft 5。插图830以分解的等距视图示出垂直tft 850，以更清楚地示出第一源极或漏极层30、沟道层60、栅极氧化层100和栅极电极层110。用于圆形截面的垂直tft 850的制造步骤与用于截面形状为矩形的图7l的垂直tft 5的那些制造步骤基本上相同。
78.图9a到9h说明根据本发明的一个实施例的可以根据其形成垂直tft 850的另一过程。如在图9a中所示，通孔901形成于模制介电质50中，从而暴露第一源极或漏极层30的表面。接下来，如在图9b中的等距视图中所示，绝缘层36共形地沉积在通孔901中，从而完全覆盖通孔901内的第一源极或漏极层30的任何暴露部分。绝缘层36可以是任何合适的介电质(例如，约10nm的氧化硅)。此后，如在图9c中的等距视图中所示，栅极电极层110共形地沉积在绝缘层36上。接下来，如在图9d中的等距视图中所示，使用各向异性刻蚀去除栅极电极层110和绝缘层36的部分，从而暴露第一源极或漏极层30的表面102，由此在通孔901的侧壁上基本上留下栅极电极层110的初始厚度。
79.接下来，如在图9e中的等距视图中所示，栅极氧化层100共形地沉积在栅极电极层110上以及第一源极或漏极层30的表面102上。然后通过各向异性蚀刻去除栅极氧化层100的部分，从而暴露第一源极或漏极层30的表面102，如在图9f中所示。如在图9g中所示，沟道层60以非晶形式沉积到通孔901中，从而接触第一源极或漏极层30。然后通过cmp从顶表面去除沟道层60的部分。通过用与沟道层60中不同浓度或相对类型的掺杂剂掺杂沟道层60的顶部部分来形成第二源极或漏极层70，如图9g中所示。然后通过以上文所描述的方式首先
将钛膜沉积在第二源极或漏极层70的表面71上并在超过550℃的温度下退火，形成催化沟道层60以及第一源极或漏极层30和第二源极或漏极层70的结晶的tisi2晶种层，可以结晶第一源极或漏极层30、第二源极或漏极层70和沟道层60中的任何非晶半导体材料，由此在这些半导体层中产生最少晶体缺陷和高载流子迁移率。
80.然后可以通过如上文所描述的类似方式实现用于电连接到栅极电极层110和第二源极或漏极层70的互连件和其它操作。
81.图10示出根据本发明的一个实施例的垂直tft 280。如图10中所示，垂直tft 280包含(i)通过介电层210分离的重掺杂第一源极或漏极层200a和第二源极或漏极层200b，(ii)轻掺杂沟道层220，其与重掺杂源极或漏极层200a和200b两者接触，(iii)栅极氧化层230，其与沟道层220接触，以及(iv)栅极电极层240与栅极氧化层230接触。导体触点250将个别触点提供到源极或漏极层200a和200b以及栅极电极层240。在垂直tft 280中，制造沟道层220，使得电荷载流子在与其上形成垂直tft 280的半导体衬底基本上垂直的方向(即，z方向)上行进。沟道层220可以初始地沉积为非晶半导体材料，并且导体触点250可以包含与重掺杂半导体层200a或200b，或两者接触的钛或镍层。钛或镍层催化沟道层220中的任何非晶硅变成具有最少晶体缺陷的晶体状态的结晶，由此在沟道层220中的电荷载流子中产生高迁移率。
82.图11a到11f说明根据本发明的一个实施例的可以形成图10的垂直tft 280的过程。如图11a中所示，重掺杂第一源极或漏极层200a、介电层210以及重掺杂第二源极或漏极层200b连续地沉积为非晶半导体材料。然后对所得结构进行图案化和蚀刻以形成矩形线或条带，如图11a中所示。随后，沟道层220然后在图11a的结构上沉积为非晶半导体材料，之后将栅极氧化层230和栅极电极层240连续地沉积在条带上。然后使用光刻步骤对所得结构，即结构290进行图案化和蚀刻，使得沟道层220、栅极氧化层230和栅极电极层240形成围绕条带的线，如图11b中所示。
83.此后，参考图11c，介电层255沉积在结构290上以用于钝化。图11d中示出结构290通过半导体沟道层220、栅极氧化层230和栅极电极层240的截面。通孔260然后在介电层255进行蚀刻，以暴露栅极电极层240的表面270。(同时或替代地，可以将第二通孔(未示出)蚀刻成钝化层255，以暴露第二源极或漏极层200b的部分。)导体接触层250(例如，钛或镍)然后沉积到通孔260中以接触表面270。(同时或替代地，还沉积导体接触层以接触第二源极或漏极层200b的暴露部分。)在沉积钛或镍之后，将结构290退火，从而允许tisi2或nisi层形成并催化第一源极或漏极层200a和第二源极或漏极层200b，以及沟道层220中的任何相邻半导体材料结晶成具有最少晶体缺陷的结晶形式。如果需要，则可以制造任何额外的导体触点250以接触重掺杂第一源极或漏极层200a或第二源极或漏极层200b，如图10中所示。
84.图12a到12k说明根据本发明的实施例中的又另一个实施例的连接到存储器结构1210的nor存储器串中的存储器单元的具有高迁移率的垂直tft 1220。如上文所提及，与具有水平沟道的tft相比，具有垂直沟道的tft占据较少硅区域。就此而言，由tft占据的硅区域是由tft投影在平面衬底的表面上的所述区域。在图12a到12k中所说明的实施例中，可以仅适用两个掩蔽步骤形成垂直tft 1220，因为垂直tft 1220具有均自对准和自限性的临界尺寸。在较少掩蔽步骤的情况下，实现减小的制造成本以及更大的制造均匀性和一致性。在这种垂直tft的沟道区中需要更高的电荷载流子迁移率，因为在导电(“接通”)状态中的垂
直tft的电流与迁移率成比例，并且因为在其结合存储器结构1210中的nor存储器串的操作中，对于这种垂直tft需要更高“接通”电流。
85.结合以下描述，以等距视图示出图12a到12c并且以剖视等距视图示出图12d到12k。如图12a中所示，在半导体衬底的平面表面上方提供包含nor存储器串的阵列的存储器结构1210。半导体衬底可以包含连接到存储器结构1210的电路装置(未示出)。在图12a中，垂直tft 1220提供于存储器结构1210中且通过导体填充的通孔1230连接到存储器结构1210的nor存储器串中的位线。(每个位线是形成用于nor存储器串的存储器晶体管的共同漏极端的重掺杂半导体材料的条带。)如图12a中所示，出于示例性目的，每个位线连接到通孔1230中的两个。实际上，任何合适数目的通孔可以连接到每个位线。而且，由于垂直tft 1220提供于存储器结构1210的阶梯部分中，因此垂直tft 1220并不占据存储器结构1210尚未占据的任何硅区域。
86.在形成通孔1230之后，垂直tft 1220的形成使用任何合适的方法，例如上文或在临时申请中公开的那些方法开始。此后，将导电半导体层1240沉积、图案化和蚀刻到彼此电隔离的个别区段中。导电半导体层1240可为n型或p型，并且可以包含使用任何合适的技术(例如，cvd、ald或溅镀)沉积的硅、硅锗、锗、任何合适的半导体材料。如图12a中所示，导电半导体层1240的每个区段通过导体填充的通孔1230中的两个与存储器结构1210的nor存储器串的位线电连接。
87.为了促进下文的详细描述，参考在图12b中示出的导电半导体层1240的单个区段描述垂直tft 1220的形成。导电半导体层1240的此区段在下文称为“第一源极或漏极层1240”，因为其被指定为变成待形成的垂直tft中的源极或漏极区。在形成图12b中的第一源极或漏极层1240中之后，介电层1250沉积在其上(图12c)。介电层1250可以包含任何合适的介电材料(例如，氧化硅、氮化硅、氮氧化硅、氧化铝、碳化硅、碳氧化硅、碳氢氧化硅)，并且可以使用任何合适的技术(例如，cvd或pvd)沉积。然后对介电层1250进行图案化和蚀刻以分别提供两个空腔，即沟道空腔1260和栅极1270，以随后在其中形成用于待形成的两个垂直tft的沟道区和栅极电极。栅极空腔1270的宽度相对于沟道空腔1260显著较窄。沟道空腔1260和栅极空腔1270各自将介电层1250的全长向下延伸到第一源极或漏极层1240。
88.参考以剖视等距视图示出的图12d，蚀刻终止层1280(例如，约10nm厚的氮化硅层)然后共形地沉积在沟道空腔1260和栅极空腔1270内侧以及介电层1250的顶部上。此后，如图12e中所示，牺牲层1290(例如，约30nm厚的氧化硅层)共形地沉积在蚀刻终止层1280上。蚀刻终止层1280和牺牲层1290两者可以使用任何合适的技术(例如，cvd或ald)沉积。在图12e中，由于其较窄宽度，因此在沉积蚀刻终止层1280和牺牲层1290之后基本上填充栅极空腔1270，而开放轴杆保持在沟道空腔1260中。
89.此后，参考图12f，各向异性刻蚀(“穿通蚀刻”)去除蚀刻终止层1280和牺牲层1290的部分，以将第一源极或漏极层1240的表面1300暴露于沟道空腔1260。穿通蚀刻在沟道空腔1260和栅极空腔1270的侧壁上留下蚀刻终止层1280和牺牲层1290。
90.此后，参考图12g以及其插图，使用任何合适的技术(例如，cvd、ald或溅镀)沉积沟道层1310(例如，合适的n型或p型非晶硅、硅锗、锗或另一半导体薄膜)以填充沟道空腔1260。沟道层1310在表面1300处与导电半导体层1240电接触。可以在沉积期间原位掺杂沟道层1310。可以使用回蚀操作或cmp从介电层1250的顶表面去除沟道层1310的部分。
91.此后，沟道层1310使用任何合适的技术(例如，如上文所论述，在存在硅化钛或硅化镍的情况下使用结晶过程)结晶以提供具有低晶体缺陷密度的半导体支柱，从而产生高电荷载流子迁移率并且实现大量电流。例如，沟道层1310可以在存在tisi2的情况下结晶，所述tisi2由退火期间薄钛层1320与沟道层1310的反应产生。任选地，保护层(未示出)可以沉积在沟道层1310上。保护层可以是氮化钛或任何其它合适的材料。此结构然后在惰性气氛(例如，氮气或氩气)中退火到合适的结晶温度(例如，在550℃与1000℃之间持续1秒到24小时；具体来说，在550℃持续24小时，在600℃持续12小时，在750℃持续5分钟，或在800℃持续1分钟，或根据任何合适的退火工作程序)。参考图12h，在退火期间，钛膜1320的部分与沟道层1310中的半导体反应以形成硅化钛层1330。在此过程中，在沟道层1310的结晶完成之前形成硅化钛层1330，从而提供适合于形成具有高载流子迁移率的低缺陷密度晶体半导体的晶体模板。
92.参考图12i，然后通过离子注入掺杂结晶沟道层110的部分以形成重掺杂第二源极或漏极层1345，之后进行退火步骤(如果需要)以激活注入的掺杂剂原子。退火还使第一源极或漏极层1240中的掺杂剂原子扩散到沟道层1310中，以形成轻掺杂漏极(ldd)区1340。ldd区1340的掺杂浓度小于第一源极或漏极层1240和第二源极或漏极层1345的掺杂浓度且大于沟道层1310的掺杂浓度。
93.参考图12j，然后通过选择性蚀刻(例如，氢氟酸，其去除氧化硅比氮化硅快得多)去除牺牲层1290。此后，参考图12k，在去除其牺牲层1290的部分的情况下，通过共形地沉积或增长栅极介电层1350(例如，氧化硅、氮化硅、氮氧化硅、氧化铝或氧化铪)部分地填充栅极空腔1270。栅极介电层1350的厚度可以在3nm与100nm之间，尤其在5nm与20nm之间。此后，使用任何合适的导电材料(例如，掺杂硅、掺杂硅锗、掺杂锗、钛、氮化钛、钨、氮化钨、碳化钨、碳化钨氮化物、钽或氮化钽，或其任何组合)通过栅极电极或导电层1360填充栅极空腔1270，如在图12k中所指示。可以通过回蚀或cmp去除在蚀刻终止层1280的顶表面上的栅极导电层1360的任何过多材料(通过去除牺牲层1290暴露)。如图12a中所示，现在可以分别与栅极导电层1360和沟道层1310两者接触。现在基本上完成图12a的垂直tft 1220的制造。在每个垂直tft中，第一漏极或源极层1240和ldd层1340一起充当漏极区(或替代地源极区)，第二源极或漏极层1345充当源极区(或替代地漏极区)，沟道层1310用作沟道区，栅极介电层1350用作栅极介电材料，并且栅极导电层1360用作栅极电极。
94.图13示出图12a到12k的垂直tft，其中为了清楚起见去除一些介电层。
95.提供上文详细描述以说明本发明的特定实施例，且所述详细描述并不意欲为限制性的。本发明的范围内的大量修改和变化是可能的。在所附权利要求书中阐述本发明。