用于3D逻辑和存储器的同轴接触件的制作方法

用于3d逻辑和存储器的同轴接触件
1.相关申请的交叉引用
2.本技术要求于2019年5月23日提交的美国临时申请号62/851,990和于2019年12月17日提交的美国申请号16/716,901的权益，这两个美国申请的全部内容通过援引并入本文。
技术领域
3.本披露内容涉及微制造方法，包括制造半导体器件。


背景技术：

4.在制作半导体器件时(尤其是在微观尺度上)，执行各种加工工艺，比如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制造在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这被表征为二维(2d)电路或2d制造。虽然微缩工作已经极大地增加了2d电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制造节点，微缩工作也将面临更大的挑战。半导体器件制造商已经表达出对晶体管堆叠在彼此顶部之上的三维(3d)半导体电路的期望。


技术实现要素：

5.尽管关键尺寸微缩不可避免地出现饱和，但3d集成已被视为继续进行半导体微缩最可行的选择。当由于制作的易变性以及静电器件的限制而导致接触栅极节距达到其微缩极限时，二维晶体管密度微缩就会停止。即使是有朝一日能够克服这些接触栅极节距微缩限制的实验性新晶体管设计(比如竖直沟道环栅晶体管)，也不能保证使半导体微缩回到正轨，因为电阻、电容和可靠性问题阻碍了线节距微缩，从而限制了晶体管可以被布线到电路中的密度。
6.3d集成(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来克服这些微缩限制。随着3d nand的采用，闪速存储器行业已经成功地示范和实施了这一想法。然而，逻辑器件的3d集成具有相当大的挑战。在3d集成器件中实现微缩密度的一个挑战是可以从上面的布线级接触到后续的器件级的最小节距。
7.本文的技术提供了一种同轴接触件(或同轴接触件结构)，该同轴接触件选择性地将器件堆叠体(也被称为晶体管堆叠体)中的各个级(例如，源极侧/漏极侧局部互连、栅极电极)连接到布线堆叠体中的对应级(例如，金属层、金属级、m0级、m1级)，而不需要以阶梯状构造使任何级交错。除了同轴接触件的结构之外，还披露了构建这种结构和单元架构的制作流程。
8.当然，本文所披露的制作步骤的顺序是为了清楚起见而呈现的。通常，这些制作步骤可以以任何合适的顺序执行。另外地，尽管可能在本披露内容的不同地方讨论了本文中的不同特征、技术、配置等中的每一个，但是应当注意，可以彼此独立地或彼此组合地执行
每个概念。相应地，可以以许多不同的方式来实施和查看本披露内容。
9.应当注意，本发明内容部分未指定本披露内容或所要求保护的发明的每个实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应查阅如以下进一步讨论的本披露内容的具体实施方式部分和相应附图。
10.根据本披露内容的一方面，提供了一种半导体器件。该半导体器件形成在衬底上方，并且包括导电层。这些导电层从局部互连延伸并且耦合到堆叠在这些局部互连上方的金属层。这些局部互连堆叠在该衬底上方，并且沿着该衬底的顶表面侧向延伸。而且，这些金属层沿着该衬底的顶表面侧向延伸。这些导电层是封闭形状的、同心地布置、并且以柱形状延伸，其中，这些局部互连中的每一个耦合到来自这些导电层的对应导电层，并且这些导电层中的每一个耦合到来自这些金属层的对应金属层。进一步地，该半导体器件包括绝缘层。这些绝缘层是封闭形状的、同心地布置、并且相对于这些导电层交替地定位，使得这些导电层通过绝缘层彼此间隔开。
11.这些导电层可以具有底端，其中，这些底端是交错的并且耦合到这些局部互连中的一个或多个，使得这些局部互连中的每一个耦合到来自这些导电层的相应导电层。这些导电层还可以具有顶端，其中，这些顶端是交错的并且耦合到一个或多个金属层，使得这些导电层中的每一个耦合到来自这些金属层的相应金属层。
12.在一些实施例中，这些导电层可以具有管构型或圆柱构型中的至少一种。该管构型或圆柱构型可以具有锥形轮廓。
13.该半导体器件可以进一步具有堆叠在该衬底上方的晶体管对，其中，这些晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。该n型晶体管可以具有位于该n型晶体管的n型沟道区两端的源极区和漏极区。该n型晶体管的源极区和漏极区中的每一者耦合到相应的局部互连。该n型沟道区被n型栅极结构包围。该p型晶体管可以具有位于p型晶体管的p型沟道区两端的源极区和漏极区。该p型晶体管的源极区和漏极区中的每一者耦合到相应的局部互连，并且该p型沟道区被p型栅极结构包围。
14.该半导体器件还可以具有堆叠在衬底上方的栅极电极。这些栅极电极可以电耦合到晶体管对的栅极结构。这些导电层中的至少一个导电层从这些栅极电极中的一个栅极电极延伸，并且耦合到这些栅极电极中的该一个栅极电极。
15.这些绝缘层可以具有底端和顶端。这些底端是交错的，使得这些绝缘层中的每一个绝缘层的底端与来自这些导电层的对应导电层的底端齐平。这些绝缘层还可以具有顶端。这些顶端是交错的，使得这些绝缘层中的每一个绝缘层的顶端与来自这些导电层的对应导电层的顶端齐平。
16.根据本披露内容的另一方面，提供了一种用于形成半导体器件的方法。在所披露的方法中，在位于衬底上方的电介质堆叠体中形成第一开口。该第一开口可以具有带有第一侧壁和第一底部的圆柱形状。随后沿着该第一开口的第一侧壁沉积第一导电层，并且沿着该第一导电层的内侧壁沉积第一绝缘层。该第一导电层和该第一绝缘层可以是封闭形状的并且同心地布置。该第一导电层的底部和该第一电介质层的底部位于该第一开口的第一底部上。
17.然后，沿着该第一绝缘层的内侧壁刻蚀该电介质堆叠体，以便形成第二开口。该第
二开口延伸到该电介质堆叠体中，并且具有第二侧壁和第二底部。该第二侧壁沿着该第一电介质层的内侧壁形成，并且进一步延伸到该电介质堆叠体中。该第二开口的第二底部位于该第一导电层和该第一绝缘层的底部下方。沿着该第二开口的第二侧壁进一步形成第二导电层，并且沿着该第二导电层的内侧壁形成第二绝缘层。该第二导电层的底部和该第二绝缘层的底部位于该第二开口的第二底部上，使得该第二导电层的底部位于该第一导电层的底部下方，以形成交错构型。
18.在一些实施例中，所披露的方法可以进一步包括交替地进行对电介质堆叠体的刻蚀和对导电层和绝缘层的依次沉积，使得在该电介质堆叠体中形成导电层和绝缘层，以满足预定的导电层数量和预定的深度。这些导电层和这些绝缘层以封闭形状交替地定位并且同心地布置。该第一导电层是这些导电层的最外层。这些导电层具有底端，其中，这些底端是交错的并且耦合到这些局部互连中的一个或多个，使得这些局部互连中的每一个耦合到相应的导电层。这些局部互连堆叠在该衬底上方，并且沿着该衬底的顶表面侧向延伸。
19.该方法可以进一步包括在这些绝缘层、这些导电层和该电介质堆叠体上方沉积电介质覆盖层，其中，这些绝缘层、这些导电层和该电介质堆叠体是共面的。然后，该方法包括对该电介质堆叠体执行第一竖直刻蚀，以在该第一导电层的外侧壁周围形成竖直沟槽开口，其中，该竖直沟槽开口延伸到该电介质堆叠体中的第一深度，并且露出该第一导电层的第一部分。
20.然后，执行第一侧向刻蚀以去除该第一导电层的露出的第一部分和该第一绝缘层的、与该第一导电层的露出的第一部分相邻的第一部分，其中，该第一侧向刻蚀进一步露出该第二导电层的第一部分。然后，对该电介质堆叠体执行第二竖直刻蚀，以将该竖直沟槽开口延伸到电介质堆叠体中的第二深度，并且露出第一导电层的第二部分。该方法随后包括执行第二侧向刻蚀，其中，该第二侧向刻蚀去除：(i)该第一导电层的露出的第二部分和该第一绝缘层的、与该第一导电层的露出的第二部分相邻的第二部分，以便露出该第二导电层的第二部分；以及(ii)该第二导电层的露出的第一部分和该第二绝缘层的、与该第二导电层的露出的第一部分相邻的第一部分，以便露出这些导电层中的第三导电层的第一部分，其中，该第三导电层沿着该第二绝缘层的内侧壁形成。
21.该方法可以进一步包括交替地执行竖直刻蚀和侧向刻蚀，使得在该竖直沟槽开口中露出这些导电层中的每一个，并且这些导电层的顶端是交错的并且耦合到一个或多个金属层。相应地，这些导电层中的每一个耦合到相应的金属层，其中，这些金属层堆叠在局部互连上方。
22.根据本披露内容的又另一方面，提供了一种半导体器件。该半导体器件包括堆叠在衬底上方的晶体管对。这些晶体管对中的每一对可以包括堆叠在彼此上方的n型晶体管和p型晶体管。该半导体器件还包括堆叠在该衬底上方并且沿着该衬底的顶表面延伸的局部互连。这些局部互连电耦合到晶体管对的源极区和漏极区。
23.该半导体器件进一步包括堆叠在这些局部互连上方的金属层、以及导电层。这些导电层从局部互连延伸并且耦合到金属层。导电层是封闭形状的并且同心地布置。这些局部互连中的每一个耦合到来自这些导电层的对应导电层，并且这些导电层中的每一个耦合到来自这些金属层的对应金属层。该半导体器件可以具有绝缘层，这些绝缘层是封闭形状的、同心地布置并且相对于这些导电层交替地定位，使得这些导电层通过这些绝缘层彼此
间隔开。
附图说明
24.当与附图一起阅读时，从以下详细描述中最好地理解本披露内容的方面。注意，根据行业中的标准实践，各种特征未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以被任意增大或减小。
25.图1a是根据一些实施例的基于具有阶梯状局部互连的3d集成cfet堆叠体而形成的相关半导体器件的示意图。
26.图1b是根据一些实施例的基于具有阶梯状局部互连的3d集成cfet堆叠体而形成的相关半导体器件的示意图。
27.图2是根据一些实施例的示例性同轴接触件的示意图。
28.图3a至图3h是根据一些实施例的制作示例性同轴接触件的第一示例性中间步骤的示意图。
29.图4a至图4i是根据一些实施例的制作示例性同轴接触件的第二示例性中间步骤的示意图。
30.图5a是根据一些实施例的与或非22(aoi22)单元的示意性电路图。
31.图5b是根据一些实施例的基于cfet堆叠体和同轴接触件而实施的aoi22单元的俯视布局视图。
32.图6a是根据一些实施例的基于cfet堆叠体和同轴接触件而实施的aoi22单元的第一截面布局视图。
33.图6b是根据一些实施例的基于cfet堆叠体和同轴接触件而实施的aoi22单元的第二截面布局视图。
34.图6c是根据一些实施例的基于cfet堆叠体和同轴接触件而实施的aoi22单元的第三截面布局视图。
35.图6d是根据一些实施例的基于cfet堆叠体和同轴接触件而实施的aoi22单元的第四截面布局视图。
具体实施方式
36.以下披露内容提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露内容。当然，这些仅是示例，并且不旨在进行限制。另外，本披露内容可能会在各个示例中重复使用附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
37.进一步地，为了便于描述，在本文中可以使用比如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。
38.贯穿本说明书对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的
特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
39.一些常规半导体结构(比如在3d nand的微制造中形成的半导体结构)例如使用阶梯状几何形状。阶梯状或阶梯形的级(例如，字线、局部互连)连接到对应的阶梯状/阶梯形布线级(例如，金属0级、金属1级)，以将堆叠的器件层路由到对应的输入信号和输出信号。图1a和图1b示出了这种阶梯式方法对3d逻辑的改造。图1a是具有含四个器件层的堆叠体的衬底段的简化截面，并且其示出了侧向局部互连。竖直接触件落在局部互连上，以将器件连接到位于器件堆叠体上方的接入引脚。如图1a所示，提供了具有阶梯状局部互连的3d集成互补场效应晶体管(cfet)堆叠体100(也被称为晶体管堆叠体100、cfet堆叠体100或cfet晶体管堆叠体100)。晶体管堆叠体100可以包括堆叠在衬底(未示出)上方的四个cfet器件102至108。每个cfet器件中可以包括耦合到相应输入(例如，输入a至d)的n型晶体管和p型晶体管。例如，cfet 102可以包括n型晶体管n3和p型晶体管p3。晶体管堆叠体100可以具有多个局部互连112至126，这些局部互连具有阶梯构型。每个局部互连耦合到相应的晶体管。晶体管堆叠体100可以进一步包括一组竖直接触件阵列110，这些竖直接触件耦合到局部互连112至126并从其延伸。该组竖直接触件阵列110可以具有彼此在同一平面内的顶表面，而每个竖直接触件或竖直柱的长度取决于着落台阶(landing step)的高度和位置而不同。
40.多晶硅栅极从左到右穿过堆叠体，并且堆叠体的中间具有有源沟道区。图1b中示出了p局部互连和n局部互连以及竖直接触件。图1b是在落在每个局部互连上的接触件的图示，这些接触件用于从上方的给定布线级接触后续源极/漏极区。换句话说，图1b示出了落在阶梯状器件堆叠体上的接触件阵列。整个堆叠器件布置的可实现的最小大小最终受到每个器件级上所需的最小着落面积的限制。
41.如图1b所示，可以基于具有阶梯状局部互连的3d集成cfet堆叠体200(也被称为晶体管堆叠体200、cfet堆叠体200或cfet晶体管堆叠体200)来形成半导体器件。cfet晶体管堆叠体200可以包括堆叠在衬底(未示出)上方的四个cfet器件202至208。这四个cfet器件中的每一个可以包括由n型晶体管和p型晶体管形成的晶体管对。例如，cfet器件202可以包括由n型晶体管n3和p型晶体管p3形成的晶体管对。n型晶体管可以位于p型晶体管上方。在一些实施例中，n型晶体管和p型晶体管可以具有共享栅极结构。栅极结构可以包围n型晶体管的n型沟道区和p型晶体管的p型沟道区。沟道区可以具有片、线或条构型。n型晶体管可以具有分别位于n型沟道区两端的源极区和漏极区，其中，栅极结构包围n型沟道区，并且位于n型晶体管的源极区与漏极区之间。p型晶体管可以具有分别位于p型沟道区两端的源极区和漏极区，其中，栅极结构包围p型沟道区，并且位于p型晶体管的源极区与漏极区之间。而且，栅极结构可以电耦合到栅极电极。源极区和漏极区可以分别具有源极局部互连和漏极局部互连。
42.例如，n型晶体管n3和p型晶体管p3可以具有共享栅极结构212。n型晶体管n3具有位于n型沟道区两端的源极区218和漏极区216。n沟道区被栅极结构212包围，其中，栅极结构212位于源极区218与漏极区216之间。p型晶体管p3具有源极区222和在栅极结构212后方的漏极区。源极区222和漏极区位于p型沟道区的两端。类似地，p型沟道区被栅极结构212包围，其中，栅极结构212位于p型晶体管p3的源极区222与漏极区之间。
43.栅极结构212可以具有一个或多个栅极电极214。栅极电极214可以位于栅极结构212的两端。n型晶体管n3的源极区218和漏极区216可以分别具有源极局部互连226和漏极局部互连224。类似地，p型晶体管p3的源极区222可以具有源极局部互连220，并且p型晶体管p3的漏极区可以具有位于栅极结构212后方的漏极局部互连。图1b还图示了分别耦合到n型晶体管n4、n2、n1的多个局部互连228至232。
44.应当注意，晶体管堆叠体200可以进一步包括将晶体管对彼此隔开的多个电介质层(图1b中未示出)。电介质层还可以在晶体管对中将n型晶体管与p型晶体管彼此隔开。电介质层可以进一步将局部互连(例如，图1b中的220、224至232)彼此隔开。
45.在晶体管堆叠体200中，栅极电极和源极/漏极(s/d)局部互连(也被称为源极侧/漏极侧局部互连)可以具有阶梯构型。进一步地，多个竖直接触件210耦合到s/d局部互连或栅极电极并从其延伸。因此，栅极电极和s/d局部互连的阶梯构型使得容易接近晶体管堆叠体200中的每个晶体管，并且避免了复杂的互连连接。
46.尽管图1a和图1b提供的构型能够改善逻辑标准单元以及sram存储器单元的面积微缩和路由拥塞，但是整个堆叠器件布置的可实现的最小大小最终受到每个器件级上所需的最小着落面积的限制。图1a和图1b中图示的局部互连的最小着落面积主要由两个工艺约束驱动：光刻分辨率限制和光刻放置限制。光刻分辨率是指可以被图案化的最小节距。具体地，光刻分辨率是接触件阵列(例如，图1b中的210)能够着落的最小节距，或者阵列内的每个接触件能够着落的最小节距。最小节距通常受到用于曝光图案的给定光刻系统(例如，扫描仪或步进机)的分辨率限制的限制。光刻放置限制是指补偿图案位置误差所需的附加空间或容差。错位的图案可能导致属于相邻器件级上的器件的局部互连结构的接触件短路。换句话说，尽管能够印刷很小的图案，但是图案本身可能会因工具因素和晶圆因素的组合而未对准。
47.为了实现更高级的器件集成，本文中的技术提供了一种竖直同轴互连结构，该竖直同轴互连结构能够选择性地将器件堆叠体中的各个级(例如，局部互连)连接到布线堆叠体中的对应级(例如，m0级、m1级)，而不需要以阶梯状构造使任何级交错。在图2中图示了示例性结构，并且在图3a至图3h和图4a至图4i中图示了示例性工艺流程。
48.图2是根据一些实施例的示例性同轴接触件(也被称为同轴接触件结构、竖直同轴接触件、竖直同轴接触件结构、竖直同轴互连结构)300的示意图。如图2所示，示出了同轴(coaxial或coax)接触件300的截面，该同轴接触件将四个金属级(也被称为金属层)316至322连接到四个局部互连级324至330。同轴接触件300可以包括由导体(或导电层)302至308和绝缘体(或绝缘层)310至314组成的多个同心层，这些导体和绝缘体在3d空间中形成管或圆柱。同轴接触件的两端(即，底端和顶端)是交错的，以允许相继的层进行选择性连接，如标记a至d所指示。例如，要根据常规阶梯来连接的两级阶梯(例如，局部互连和金属层)被集成到本文中被称为同轴(coaxial或coax)接触件中的一组导体和绝缘体同心层代替。交错的线端构型将同轴接触件中相继的同心导体“管”或圆柱暴露给所连接的堆叠体中的后续金属级或局部互连级。对于特定的级，同轴接触件结构300的外管(例如，302)连接到当前的金属级(例如，316)或局部互连级(例如，324)，而绝缘层(例如，310)保护下一个导体管(例如，304)不会短接到该特定级(例如，316或324)。
49.仍然参考图2，导电层302至308可以从局部互连324至330延伸，并且耦合到堆叠在
局部互连324至330上方的金属层(或金属级，或m0级)316至322。局部互连324至330堆叠在衬底(未示出)上方，并且沿着该衬底的顶表面侧向延伸。金属层316至322也可以沿着衬底的顶表面侧向延伸。导电层302至308可以是封闭形状的、同心地布置，并且以柱形状延伸。局部互连324至330中的每一个耦合到来自导电层302至308的对应导电层，并且导电层中302至308的每一个耦合到来自金属层316至322的对应金属层。例如，导电层304从局部互连326延伸并且耦合到局部互连326和金属层318。
50.在一些实施例中，导电层是封闭形状的，使得沿着平行于衬底的方向获得的导电层302至308的截面可以具有以圆形几何形状形成的闭环构型。然而，根据电路设计，也可以应用其他几何形状，比如正方形、八边形、矩形、椭圆形、三角形或任何其他几何形状。
51.在一些实施例中，导电层是封闭形状的，使得导电层302至308可以以柱形状延伸，并且柱形状可以具有管构型或圆柱构型。例如，导电层308可以具有圆柱构型，并且导电层302可以具有管构型。在一些实施例中，管构型或圆柱构型可以具有锥形轮廓，这意味着导电层顶端的关键尺寸(cd)大于导电层底端的cd。
52.如图2所示，同轴接触件300可以进一步包括多个绝缘层310至314，这些绝缘层是封闭形状的、同心地布置并且相对于导电层交替地定位。相应地，导电层302至308通过绝缘层310至314彼此间隔开。例如，导电层302和304由绝缘层310隔开，其中，绝缘层310包围导电层302，并且导电层304包围绝缘层310。
53.导电层302至308可以具有底端。这些底端是交错的并且耦合到局部互连324至330中的一个或多个，使得局部互连324至330中的每一个耦合到来自这些导电层的相应导电层。例如，导电层302的底端和导电层304的底端具有交错构型。分别地，导电层302耦合到局部互连324，并且导电层304耦合到局部互连326。导电层302至308可以具有顶端。这些顶端是交错的并且耦合到金属层316至322中的一个或多个，使得这些导电层中的每一个耦合到来自这些金属层的相应金属层。例如，导电层302的顶端和导电层304的顶端具有交错构型。分别地，导电层302耦合到金属层316，并且导电层304耦合到金属层318。
54.在一些实施例中，导电层可以落在局部互连的顶表面上，使得这些导电层中的每一个可以与对应的局部互连形成表面接触。在一些实施例中，导电层可以延伸穿过局部互连，使得这些导电层中的每一个可以与对应的局部互连形成环绕接触。类似地，在示例中，导电层可以位于金属层下方，使得这些导电层中的每一个可以与对应的金属层形成表面接触。在另一个示例中，导电层可以延伸穿过金属层，使得这些导电层中的每一个可以与对应的金属层形成环绕接触。在图2的示例性实施例中，导电层延伸穿过底端的局部互连，并且延伸穿过顶端的金属层。
55.仍然参考图2，绝缘层310至314可以具有底端。这些底端是交错的，使得这些绝缘层中的每一个绝缘层的底端可以与来自这些导电层的对应导电层的底端齐平。这些绝缘层还可以具有顶端。这些顶端是交错的，使得这些绝缘层中的每一个绝缘层的顶端可以与来自这些导电层的对应导电层的顶端齐平。例如，绝缘层310的底端和导电层302的底端是共面的，并且绝缘层310的顶端和导电层302的顶端是共面的。
56.应当注意，图2仅是示例。同轴接触件300可以包括任意数量的导电层，并且这些导电层可以进一步耦合到一个或多个栅极电极或其他部件。进一步地，局部互连和金属层可以耦合到cfet晶体管堆叠体(未示出)。cfet晶体管堆叠体可以具有与cfet堆叠体200相似
的构型。例如，类似于图1b所示的cfet堆叠体200，cfet晶体管堆叠体可以具有堆叠在衬底上方的多个晶体管对。这些晶体管对中的每一对包括堆叠在彼此上方的n型晶体管和p型晶体管。n型晶体管具有位于该n型晶体管的n型沟道区两端的源极区和漏极区。n型晶体管的源极区和漏极区中的每一者耦合到相应的局部互连。n型沟道区被n型栅极结构包围。p型晶体管可以具有位于p型晶体管的p型沟道区两端的源极区和漏极区。p型晶体管的源极区和漏极区中的每一者可以耦合到相应的局部互连。p型沟道区被p型栅极结构包围。进一步地，多个栅极电极堆叠在衬底上方，并且电耦合到晶体管对的栅极结构，其中，这些导电层中的至少一个导电层从这些栅极电极中的一个栅极电极延伸、并且耦合这些栅极电极中的该一个栅极电极。与图1b中的局部互连(例如，226至232)相比，本披露内容中的局部互连(例如，324至330)和/或金属层(例如，316至322)在实施同轴接触件之后不需要阶梯状构型。相应地，可以超过与阶梯状构型相关联的光刻分辨率限制和光刻放置限制。
57.在图3a至图3h和图4a至图4i中图示了构建这种同轴接触件(或同轴接触件结构)的一个工艺流程。图3a至图3h图示了同轴接触件结构的构造的截面段，以示出底部线端交错。也就是说，交错地显露同轴接触件结构的每个同轴接触件的。在图3a中，执行第一竖直刻蚀以在电介质堆叠体402内限定第一开口(形成孔)404，使得可以形成同轴接触件的连续层。第一开口404可以具有第一侧壁404a和第一底部404b。在图3b中，初始竖直刻蚀之后是对导体(或第一导电层)406和绝缘体(或第一绝缘层)408的侧壁沉积。沿着第一开口404的第一侧壁404a形成第一导电层406，并且沿着第一导电层406的内侧壁406b形成第一绝缘层408。相应地，第一导电层406和第一绝缘层408是封闭形状的并且同心地布置在第一开口404中。第一导电层406的底部406c和第一绝缘层408的底部408c位于第一开口404的第一底部404b上。对第一导电层和第一绝缘层的侧壁沉积可以通过选择性沉积、原子层沉积或共形沉积、然后进行间隔物开口刻蚀来实施。
58.在图3c中，在导体和绝缘体对(例如，第一导电层和第一绝缘层)的侧壁形成之后进行第二竖直(定向)刻蚀。注意，导体和绝缘体对掩蔽(或保护)第一开口404的底部的一部分，使得被刻蚀的附加块状材料(例如，相对于电介质堆叠体402中的第一开口的下方材料)比已被刻蚀的初始第一开口更窄，从而形成下方材料的阶梯形刻蚀进展。如图3c所示，第二刻蚀可以沿着第一绝缘层408的内侧壁408b刻蚀电介质堆叠体402，以便形成第二开口410。第二开口410延伸到电介质堆叠体402中，并且具有第二侧壁410a和第二底部410b。第二侧壁410a沿着第一绝缘层408的内侧壁408b形成，并且进一步延伸到电介质堆叠体402中。第二开口410的第二底部410b位于第一导电层406和第一绝缘层408的底部406c和408c下方。
59.重复这些工艺步骤，直到构建所有同心层(图3d至图3h)。例如，在图3d中，沿着第二开口410的第二侧壁410a形成第二导电层412，并且沿着第二导电层412的内侧壁412b形成第二绝缘层414。第二导电层412的底部412c和第二绝缘层414的底部414c位于第二开口410的第二底部410b上，使得第二导电层的底部位于第一导电层的底部下方，以形成交错构型。
60.在图3e至图3h中，可以交替地进行对电介质堆叠体的刻蚀和对导电层和绝缘层的依次沉积。每个沉积和刻蚀操作可以依次地循环，而不需要附加的光刻曝光。相应地，在电介质堆叠体402中形成多个导电层(例如，406、412、416和420)和多个绝缘层(例如，408、414和418)，以满足预定的导电层数量和预定的深度。导电层和绝缘层以封闭形状交替地定位，
并且同心地布置在电介质堆叠体402中。第一导电层406是这些导电层的最外层。导电层具有底端。这些底端是交错的，并且基于电路设计，可以耦合到一个或多个局部互连(例如，图2中的324至330)或者一个或多个栅极电极。
61.在图3a至图3h所图示的示例中，形成了四个导电结构(也被称为导电层)，并且形成了三个绝缘体结构(也被称为绝缘层)。注意，在图3h中，同轴接触件结构形成有锥形线端，或者同轴接触件结构以锥形底端终止。这种交错的或阶梯形的端部使得能够与不同的级(例如，局部互连)或线进行电接触。为了清楚起见，这是简化的示例和简化的图。在示例实施例中，本文中的同轴接触件结构可以被构建到预先存在的导电膜堆叠体中，比如图2所示的局部互连级(例如，局部互连324至330)。
62.在一些实施例中，导电层可以包括钨、钴、铜、钌、铝或其他合适的导电材料。绝缘层可以包括sio、sin、sicn、sic或其他合适的电介质材料。可以应用任何合适的沉积方法来形成导电层和绝缘层，比如化学气相沉积(cvd)、物理气相沉积(pvd)、扩散和原子层沉积(ald)。
63.图4a至图4i是衬底段的截面，其图示了在本文中的同轴接触件结构的顶层(顶端)上形成线端延伸部。继续图3h，在图4a中，在导电层(例如，406、412、416和420)、绝缘层(例如，408、414和418)和电介质堆叠体402上沉积电介质覆盖层422。电介质覆盖层(也被称为覆盖层)422可以提供附加的刻蚀选择性，使得块状电介质(例如，可以由氮化物制成的电介质堆叠体402)可以相对于同轴的绝缘体(也被称为绝缘层，其可以由氧化物制成)和导体(也被称为导电层)两者被选择性地刻蚀，而不影响电介质覆盖层422。在一些实施例中，覆盖层可以由碳化物、sin、sic、sicn或其他合适的电介质材料中的一种制成。在图4b中，然后，对图3h中形成的同轴接触件结构周围的电介质堆叠体402执行光刻定义的第一竖直刻蚀。第一竖直刻蚀可以是各向异性刻蚀，并且可以对导体(或导电层)和同轴绝缘体(或绝缘层)具有选择性，以便仅刻蚀同轴接触件结构的周围电介质或电介质堆叠体中的块状材料。如图4b所示，对电介质堆叠体执行第一竖直刻蚀，以在第一导电层406的外侧壁406a周围形成竖直沟槽开口424。竖直沟槽开口424延伸到电介质堆叠体402中的第一深度，并且暴露出第一导电层406的第一部分406d。
64.然后，在初始竖直刻蚀(或第一竖直刻蚀)之后可以进行对外部的导体和绝缘体对(例如，第一导电层406和第一绝缘层408)的第一各向同性刻蚀(或第一侧向刻蚀)，如图4c所示。在图4c中，第一侧向刻蚀去除了第一导电层406的露出的第一部分406d和第一绝缘层408的、与第一导电层的露出的第一部分406d相邻的第一部分。第一侧向刻蚀进一步暴露出第二导电层412的第一部分412d。
65.在图4d中，对电介质堆叠体402执行第二竖直刻蚀，以将竖直沟槽开口424延伸到电介质堆叠体402中的第二深度并且暴露出(或露出)第一导电层406的第二部分406e。第二深度大于第一深度。
66.在图4e中，可以执行第二侧向刻蚀。第二侧向刻蚀可以去除第一导电层406的暴露的(或露出的)第二部分406e和第一绝缘层408、的与第一导电层的暴露的第二部分406e相邻的第二部分，以便暴露出第二导电层412的第二部分412e。第二侧向刻蚀可以进一步去除第二导电层412的暴露的第一部分412d和第二绝缘层的、与第二导电层412的暴露的第一部分412d相邻的第一部分，以便暴露出这些导电层中的第三导电层416的第一部分416d。如以
上在图2中所述，第三导电层416沿着第二绝缘层414的内侧壁形成。
67.在图4f至图4h中，重复对同轴接触件结构的周围材料进行竖直刻蚀、然后进行导体
‑
绝缘体对侧向刻蚀的工艺序列，直到所有导电层都被暴露(露出)并且可以连接到通过常规镶嵌或刻蚀工艺形成的线(例如，图2中的金属层316至322)。最后的步骤可以是去除电介质覆盖层422，如图4i所示。注意，结果是每个同轴导体(或导电层)具有不同的高度，以实现不同金属级的线连接，从而也提供接触件的自对准。在去除电介质覆盖层422之后，可以在图4i中形成同轴接触件400。同轴接触件400可以具有与图2中的同轴接触件300相似的构型。
68.图5a和图5b图示了本文中的同轴接触件结构可以如何用于构建非常紧凑的3d集成逻辑布局。图5a是“与或非”22(aoi22)单元500的示意性电路图。本文中的aoi单元500是中等复杂的标准单元，其中，晶体管在该单元的p
‑
fet侧并联成对分组，并且在该单元的n
‑
fet侧串联成对分组。例如，p
‑
fet侧可以包括四个p型晶体管p1至p4，其中，p1与p2并联连接，并且p3与p4并联连接。n
‑
fet侧可以包括四个n型晶体管n1至n4，其中，n1与n2串联连接，并且n3与n4串联连接。aoi单元(或aoi22单元)500电耦合到四个输入a至d以及输出y。这四个输入a至d中的每一个耦合到aoi单元500的相应n型栅极和p型栅极。例如，输入a耦合到n型晶体管n1的n型栅极和p型晶体管p1的p型栅极。此外。aoi单元500连接到电源电压vdd，该电源电压耦合到p型晶体管p1和p2的源极区。aoi单元500进一步连接到接地电压gnd，该接地电压耦合到n型晶体管n2和n4的源极区。
69.图5b是根据本披露内容的一些实施例的基于cfet堆叠体和同轴接触件而实施的aoi22单元的俯视布局视图600。布局视图600可以包括多个同轴接触件602至610、通过离子注入工艺而掺杂的有源区611。在一些实施例中，同轴接触件608和610可以是耦合到cfet堆叠体的源极区的源极侧同轴接触件，同轴接触件604和606可以是耦合到cfet堆叠体的漏极区的漏极侧同轴接触件，并且同轴接触件602和607可以是耦合到cfet堆叠体的栅极电极的栅极同轴接触件。布局视图600可以具有多晶硅栅极612、耦合到一个或多个输入(例如，输入a至c)及输出(例如，输出y)的多个金属一(m1)层614至620，该多晶硅栅极是图6a至图6d所示的若干多晶硅栅极的叠加。布局视图600可以进一步具有多个金属零(m0)层622至628、一个或多个互连(或竖直互连，或竖直输出互连)630至632、用于cfet堆叠体的n型晶体管的源极侧/漏极侧局部互连(也被称为源极/漏极局部互连)634至636、用于cfet堆叠体的p型晶体管的源极侧/漏极侧局部互连638至640、耦合到电源电压vdd的电力轨连接642以及耦合到接地电压gnd的电力轨连接644。
70.图5b示出了标识某些属性的aoi22(即，与或非)单元，这些属性可以在图6a至图6d中做进一步描述。图5b中所示的逻辑单元有4个金属轨道高和3个多晶硅轨道宽。由扩散中断所留下的空间(其可以是单元的有源区域/区之外的左边缘和右边缘)用于连接到埋入式的或常规的电力轨(未示出)。使用2:1的金属与多晶硅节距比可为金属留下5个轨道，以形成四个输入(例如，a至d)和一个输出(例如，y)引脚。在图6a至图6d中图示了将具有这些引脚的同轴接触件连接到有源器件的3d堆叠体的方式。在图6a至图6d中还图示了形成源极连接和漏极连接以提供期望的或设计的逻辑功能的方式。
71.图6a至图6d使用四条截面切割线，每个金属轨道一条切割线，以图示如何使用同轴接触件来形成非常紧凑的逻辑单元，并且示出同轴接触件所实现的高效且超常规的单向
局部布线布局构型。为了能够将特定连接点放到环境中，在图6a至图6d中重复如图5b所示的aoi22单元的俯视布局视图600，其中，相应同轴接触件的位置被突出显示。通常，同轴接触件在通用器件的堆叠体与局部布线的堆叠体之间提供了面积高效连接，这以高度的图案化和工艺效率来功能化每个单元。
72.在图6a中，示出了从输入引脚a和b到对应的多晶硅栅极的连接。图6a的顶部部分是aoi22单元的布局视图600，并且图6a的底部部分是从垂直于布局视图600的顶表面的线a
‑
a’获得的截面视图。输入引脚(标记为a和b)可以是m1级，并且施加有对应的输入(例如，a至d)。在图6a中，输入引脚a(即，614)和输入引脚b(即，616)通过常规的竖直互连(例如，通孔)646和648连接到对应的较低金属级，比如分别为m0级622和624。竖直互连646和648也可以被称为级间连接点。例如，输入引脚a 614通过竖直互连646连接到m0级(或m0层)622。然后，两个m0级(例如，622和624)连接到同轴接触件602中的两个同心导体管(或导电层)。相应地，输入引脚a连接到外导体(外导电层)，而输入引脚b连接到同轴接触件602的内导体。进一步地，分别地，外导体耦合到多晶硅栅极a，并且内导体耦合到多晶硅栅极b。因此，图6a中的设计提供了输入引脚与栅极级a和b之间的面积高效连接。
73.图6b图示了到p型器件的电力、内部布线和输出信号连接。图6b的顶部部分是aoi22单元的布局视图600，并且图6b的底部部分是从垂直于布局视图600的顶表面的线b
‑
b’获得的截面视图。电力(或电源电压)vdd从出现在截面左侧的电力轨连接642通过较低的两个m0级650a至650b进入器件。电力vdd连接联接到同轴接触件610中的两个外部导电层，并且被路由到用于栅极a和b的源极侧局部互连638。在并行穿过栅极a和b之后(如示意图的p侧所要求的)，输出被用于栅极a和b的漏极侧局部互连640获取。然后，输出被同轴接触件604获取并且然后被路由到底部的两个m0级650e至650f。两个m0级650e至650f通过一个或多个竖直互连(或级间连接点)652a至652c进一步连接到顶部的两个m0级650c至650d。将信号(例如，电力vdd)从底部的两个m0级650e至650f移动到顶部的两个m0级650c至650d允许将信号馈送到同轴接触件610的两个内部导电层中。同轴接触件610的两个内部导电层耦合到用于栅极c和d的源极侧局部互连638，以向栅极c和d提供输入。栅极c和d的输出进而被漏极侧局部互连640获取，并且进一步被同轴接触件604的两个内部导电层获取。输出进一步由同轴接触件604的两个内部导电层路由到两个顶部m0级650g至650h，并且进一步被馈送到输出引脚y(例如，620)。应当注意，两个顶部m0级650g至650h通过互连630耦合到输出引脚y。
74.图6c图示了到n型器件的电力、内部布线和输出信号连接。图6c的顶部部分是aoi22单元的布局视图600，并且图6c的底部部分是从垂直于布局视图600的顶表面的线c
‑
c’获得的截面视图。电力从gnd电力轨连接644通过第二m0级654a和第三m0级654b进入。第二m0级654a和第三m0级654b通过同轴接触件608将电力轨连接644连接到用于栅极c和b的源极侧局部互连634。在通过栅极c和b之后，输出被用于栅极c和b的漏极侧局部互连636获取。然后，输出被与漏极侧局部互连636连接的同轴接触件606馈送到第二m0级654e和第三m0级654f。第二m0级654e和第三m0级654f分别通过竖直互连(也被称为级间连接点)656a至656b进一步联接到顶部m0级654c和底部m0级654d。然后，顶部m0级654c和底部m0级654d通过同轴接触件608连接到用于栅极a和d的源极侧局部互连634，并且输出相应地变成栅极a和d的输入。然后，栅极a和d的输出被用于栅极a和d的漏极侧局部互连636获取，并且进一步
被与漏极侧局部互连636连接的同轴接触件606的最外导电层和最内导电层获取。同轴接触件606将栅极a和d的输出路由到顶部m0级654g和底部m0级654h。顶部m0级654g和底部m0级654h进一步将栅极a和d的输出路由到输出引脚y(例如，620)，其中，顶部m0级654g和底部m0级654h通过互连632耦合到输出引脚y。
75.图6d图示了类似于图6a的构型和功能。图6d的顶部部分是aoi22单元的布局视图600，并且图6d的底部部分是从垂直于布局视图600的顶表面的线d
‑
d’获得的截面视图。类似于图6a，信号通过同轴接触件607连接到栅极c和d，其中，同轴接触件607的外导体将底部m0层626连接到栅极c，并且同轴接触件607的中心导体(或导电层)将最顶部的m0 628连接到最底部的栅极d。如图6d所示，输入引脚(标记为c和d)617至618可以是m1级(或m1层)并且施加有对应的输入(例如，c和d)。输入引脚c 618和输入引脚d 617通过常规的竖直互连660a和660b分别连接到对应的较低金属m0级628和626。例如，输入引脚c 618通过竖直互连660a连接到m0 628。然后，两个m0级(例如，626和628)连接到同轴接触件607中的两个同心导体管(或导电层)。相应地，输入引脚c 618连接到外导体(外导电层)，而输入引脚d 617连接到同轴接触件607的内导体。进一步地，分别地，外导体耦合到多晶硅栅极d，并且内导体耦合到多晶硅栅极c。因此，图6d中的设计提供了输入引脚与栅极级c和d之间的面积高效连接。
76.相应地，本文中的技术包括制造方法和半导体器件结构。一个实施例包括竖直互连结构。竖直互连结构包括通过绝缘体(或绝缘层)隔开的多个同心导电层。互连结构具有交错的端部(线端或结构端)，即阶梯形端。这种交错有利于与堆叠体中的后续导电层(例如，源极侧或漏极侧局部互连)的选择性连接。
77.另一个实施例包括用于形成底部线端延伸部的微制造工艺。该工艺包括第一刻蚀，该第一刻蚀是定向(各向异性)刻蚀，以在第一电介质材料中限定开口/孔。第一刻蚀形成的开口足以满足同轴接触件结构的半径，但在最终同轴接触件结构的部分深度处。该深度可以等于要形成的同轴接触件结构的外导体(或导电层)的深度。在开口的侧壁上沉积第一导体，并且在第一导体的露出的侧壁上沉积第一绝缘体(或绝缘层)。执行第二刻蚀(定向的)，该第二刻蚀去除第一电介质材料的未被第一导体和第一绝缘体覆盖的部分。第二刻蚀将第一电介质刻蚀到预定的距离。在第一绝缘体的侧壁和开口的露出的侧壁部分上沉积第二导体。在第二导体的露出的侧壁上沉积第二绝缘体。用第三导体填充限定开口中剩余的空间。注意，在用第三导体填充剩余空间之前，可以添加附加的导体和绝缘体对。在每个附加的导体和绝缘体对之前进一步刻蚀该限定开口，并且在最终填充(用第三导体填充)之前进一步刻蚀该限定开口。
78.另一个实施例包括用于形成本文中的同轴接触件结构的顶部(竖直顶部)的工艺。该工艺从同轴接触件结构开始，该同轴接触件结构具有导体和绝缘体对的同心构造并且具有平坦的顶表面。同轴接触件结构的底部可以是阶梯形的，其中，中心导体比外导体延伸得更深。同轴接触件结构被第一电介质材料包围。对同轴接触件结构周围的第一电介质材料执行第一刻蚀(或定向刻蚀、竖直刻蚀)。第一刻蚀可以刻蚀到预定的深度，比如一个侧向布线和电介质层的竖直深度。接下来，执行第二刻蚀，即对最外面的同轴导体和绝缘体对进行侧向刻蚀。执行第三刻蚀，即对同轴接触件结构周围的第一电介质进行竖直刻蚀，其刻蚀到附加侧向布线和电介质层的深度。执行第四刻蚀，即对每个露出的导体和绝缘体对进行侧
向刻蚀，从而产生同轴接触件结构的顶端的阶梯形几何形状。执行这种对周围电介质进行竖直刻蚀、然后对露出的导体和电介质对进行侧向/水平刻蚀的序列，直到露出同轴接触件结构的中心导体为止。除了中心导体之外，同轴接触件结构还可以包括一个或多个导体和绝缘体圆柱形对。
79.另一个实施例包括器件设计或构型。例如，这种设计可以用作标准单元架构(例如，aoi22单元)或标准单元架构的一部分。这种器件可以包括电力轨连接(例如，图5b中的642和644)。电力轨连接可以位于由一个竖直单元边界上的扩散中断所留下的空间(本文中被称为单元的“源极侧”)中。电力轨连接在p器件(或p型晶体管)上的vdd(高电压，也被称为1)与n器件(或n型晶体管)上的gnd(低电压，也被称为0)之间进行分配。电力轨连接一般在局部布线(m0)堆叠体的整个高度上延伸，从而允许仅通过连接适当的m0级来实现功能化。
80.竖直互连(或竖直输出互连)(例如，图5b中的630、632)位于单元的另一侧(本文中被称为单元的“漏极侧”)，将p器件和n器件两者连接到输出引脚(例如，图6b中的620)。竖直互连形成为单元的p区和n区的两个独立连接，或者形成为同时连接两个输出的一个连续通孔条。竖直输出互连(例如，图5b中的630或632)一般在局部布线(m0)堆叠体的整个高度上延伸，从而允许通过连接对应的m0级来实现功能化。
81.形成局部布线(m0)级(例如，图6c中的654a至654d)的堆叠体，其中，3d逻辑堆叠体中的每个器件级一个布线级(即，堆叠四个晶体管需要四个m0级)。这种m0级通过在p器件局部互连和n器件局部互连(例如，图6b中的638和640，图6c中的634和636)两者上方形成四个连接来促进单元布局的功能化。由m0级进行的连接可以包括到源极侧同轴接触件(例如，608和610)的电力(例如，vdd或gnd)、到级间连接点(例如，图6b中的652a至652c)的漏极侧同轴接触件(例如，604和606)、到源极侧同轴接触件(例如，608)的级间连接点(例如，图6c中的656b)、以及到连接至输出引脚(例如，620)的竖直互连(例如，632)的漏极侧同轴接触件(606)。这些m0级通过单元/器件的有源区(例如，611)之外的布线轨道上的栅极同轴接触件(例如，602、607)进一步将单元的输入引脚(例如，614至618)连接到适当的晶体管栅极(例如，多晶硅栅极a至d)。
82.在本披露内容中，将一对栅极同轴接触件(例如，602和607)(每个外部布线轨道上方一个)定位成将堆叠的栅极连接到输入引脚。并且，形成两对或更多对源极/漏极同轴接触件，其中，一对(例如，610和604)位于p器件源极和漏极上方，另一对(例如，608和606)位于n器件源极和漏极上方。
83.相应地，本文中的技术提供了一种紧凑且高效的方法和结构，用于在包括3d逻辑器件以及存储器器件(比如静态随机存取存储器(sram)器件)的各种半导体器件内提供竖直连接。
84.在前面的描述中，已经阐明了具体细节，比如加工系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这些细节是出于解释而非限制的目的。已经参考附图描述了本文披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
85.已经将各种技术描述为多个独立的操作以帮助理解各种实施例。描述的顺序不应
当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序进行。可以以与所描述的实施例不同的顺序来进行所描述的操作。在附加实施例中，可以进行各种附加操作和/或可以省略所描述的操作。
86.如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
87.本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，在所附权利要求中呈现了对本发明实施例的任何限制。