使用多维激光退火的高密度逻辑形成的制作方法

使用多维激光退火的高密度逻辑形成
1.相关申请的交叉引用
2.本技术要求于2019年8月6日提交的临时申请第62/883,192号和2019年12月6日提交的申请第16/705,485号的优先权的权益，上述申请的全部内容通过引用并入本文。
3.背景
技术领域
4.本公开内容涉及包括半导体器件、晶体管和集成电路的微电子器件，包括微制造的方法。


背景技术：

5.本文中提供的背景技术描述的目的在于从总体上呈现本公开内容的背景。目前署名的发明人的就在该背景技术部分中描述的范围而言的工作以及在提交时可能在其他方面不符合现有技术的描述的方面既未明确地也未隐含地被承认为针对本发明的现有技术。
6.本公开内容涉及包括半导体器件、晶体管和集成电路的微电子器件，包括微制造的方法。
7.在半导体器件的制造(特别是在微观尺度上)中，执行各种制造工艺，诸如成膜沉积、蚀刻掩模创建、图案化、材料蚀刻和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。历来，晶体管被利用微制造创建在一个平面中并且在有源器件平面上方形成有布线/金属化，并且因此该晶体管被表征为二维(2d)电路或2d制造。缩放工作极大地增加了2d电路中每单位面积的晶体管的数量，但是随着缩放进入单位数纳米半导体器件制造节点，缩放工作正面临更大的挑战。随后，虽然传统的cmos工艺提高了信号传播速度，但从当前的制造和芯片设计技术进行缩放变得更加困难和昂贵。半导体器件制造商表达了对晶体管堆叠在彼此的顶部上的三维(3d)半导体电路的需求。
8.3d集成——即多个器件的垂直堆叠——旨在通过增加体积上而不是面积上的晶体管密度来克服在平面器件中经历的缩放限制。尽管通过采用3d nand的闪存行业成功地演示和实现了器件堆叠，但是对随机逻辑设计的应用基本上更困难。正在寻求用于逻辑芯片(cpu(中央处理单元)、gpu(图形处理单元)、fpga(现场可编程门阵列)、soc(片上系统))的3d集成。
9.需要用于未来高密度逻辑电路的3d逻辑电路，以最大限度地利用垂直堆叠的硅基区域。
10.本公开内容的一个目的是描述形成晶体管的多个平面的方法。其他目的包括应用激光退火将多晶硅变为单晶硅。加热量和持续时间以多晶硅层为目标，使得下层不会被加热到预定温度以上。


技术实现要素：

11.在示例性实施方式中，描述了一种形成晶体管器件的方法，该方法包括：在衬底上
形成第一晶体管平面，该第一晶体管平面包括多个场效应晶体管；在该第一晶体管平面上沉积第一绝缘体层；在该第一绝缘体层上沉积第一多晶硅层；以及使用激光加热对该第一多晶硅层进行退火，该激光加热增加了该第一多晶硅层的晶粒尺寸。
12.在另一示例性实施方式中，描述了一种形成晶体管器件的方法，该方法包括：在衬底上形成第一晶体管平面，该第一晶体管平面包括适用于形成场效应晶体管的沟道的至少一层外延膜；在该第一晶体管平面上沉积第一绝缘体层；在该第一绝缘体层上沉积第一多晶硅层；使用激光加热对该第一多晶硅层进行退火，该激光加热增加了该第一多晶硅层的晶粒尺寸；在具有所增加的晶粒尺寸的该第一多晶硅层上形成第二晶体管平面，该第二晶体管平面适用于形成场效应晶体管的沟道；在该第二晶体管平面上沉积第二绝缘体层；在该第二绝缘体层上沉积第二多晶硅层；以及使用激光加热对该第二多晶硅层进行退火，该激光加热增加了该第二多晶硅层的晶粒尺寸。
13.注意，该发明内容部分未指定本公开内容或所要求保护的发明的每个实施方式和/或递增的新颖方面。相反，本发明内容仅提供了相比于常规技术的不同实施方式和对应的新颖性的要点的初步讨论。对于本发明和实施方式的附加细节和/或可能的观点，将读者引向如下面进一步讨论的本公开内容的具体实施方式部分和对应的附图。
附图说明
14.由于本公开内容及其许多附随优点通过参照结合附图考虑的以下详细描述变得更好理解，因此将容易获得对本公开内容及其许多附随优点的更完整的理解，在附图中：
15.图1是本文中的示例衬底片段的截面示意图；
16.图2示出了二氧化硅层被沉积在第一晶体管平面上；
17.图3示出了在激光退火之后将多晶硅转化为类外延硅的激光退火曝光；
18.图4示出了在抛光类外延硅层之后的示例结果；
19.图5示出了形成在结晶硅的退火和抛光层上的第二晶体管平面；
20.图6示出了如何可以针对任意数量的晶体管平面重复本文中的技术；以及
21.图7示出了随着多晶硅转化为类外延硅，所支持的是生长新的硅层堆叠。
具体实施方式
22.在附图中，贯穿若干视图，相同的附图标记指定相同或对应的部分。此外，如本文中所使用的，除非另有说明，否则词语“一”、“一个”等通常承载“一个或更多个”的含义。除非另有指定或者示出示意性结构或流程图，否则附图通常按比例绘制。
23.此外，术语“大约”、“近似”、“约”和类似术语通常是指包括在20％、10％或优选5％以及它们之间的任何值的范围内的识别值的范围。
24.本公开内容的各方面包括形成晶体管的多个平面的方法。这包括实现超过20个高质量硅基础衬底的3d纳米平面，然后实现包括激光处理、清洁、cmp(化学机械抛光)和未来外延堆叠的过程作为若干可选实施方式。本文中的多个晶体管平面通过激光退火来实现，以通过增加晶粒尺寸来改变多晶硅，使多晶硅的功能更像外延硅或单晶硅。这使得能够为更多晶体管平面(包括环绕式栅极晶体管器件)生长附加的外延层。每个晶体管平面可以包含用于制造cfet(nmos在pmos上)纳米平面层的膜堆叠。每个附加的层都是通过用氧化物或
其他绝缘体封盖、沉积多晶硅、使用激光退火以转换为类外延硅开始，然后形成给定的晶体管平面，该晶体管平面可以是逻辑和/或存储器。出于本公开内容的目的，类外延硅意指可以在其上执行外延晶体生长的硅晶体层。类外延硅可以是可以用作外延硅的任何晶体硅，包括单晶硅(single crystal silicon)，其也称为单晶硅(monocrystalline silicon)。
25.当然，为了清楚起见，已经呈现了如本文中描述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。此外，虽然本文中的不同的特征、技术、配置等中的每一个可以在本公开内容的不同地方讨论，但是旨在可以彼此独立地或者彼此组合地执行构思中的每一个。因此，本发明可以以许多不同的方式进行实施和观察。
26.3d集成电路通过堆叠2d裸片并且在第3维中连接它们来解决缩放挑战。3d集成电路设计的常见形式是晶片键合。晶片键合是将若干个薄膜器件累积键合的方法，该方法允许大量的器件层。该方法涉及在单独的晶片中制造单独的器件、减小晶片的厚度、提供前后引线以及将减薄的裸片彼此连接。该方法已经被用于制造具有三个以上有源层的3d集成电路。3d集成电路目前用于移动装置中的nand闪存。然而，对更小的封装件的需求以及向多维平面的逻辑和存储器的转变需要替选的制造方法。
27.作为晶片键合的一种替选，单片3d集成电路内置在单个半导体晶片上的层中。使用单片3d集成电路，无需对齐、减薄、键合或穿过硅通孔。然而，创建多个无缺陷硅薄层需要利用低温键合并且将层放置在有源晶体管电路系统的顶部上。
28.为了制造多维平面的逻辑和存储器，在衬底上形成第一晶体管平面。在实践中，单晶硅由晶种产生，然后将得到的单晶锭切成晶片并抛光，这是昂贵、耗时的过程。晶体管平面是通过微制造工艺形成的。优选地，该晶体管平面用于任何类型的晶体管或逻辑或存储器。在形成第一晶体管平面之后，在该第一晶体管平面上沉积多晶硅。然而，多晶硅作为用于集成电路的材料并不理想。单晶对电子器件至关重要，因为晶界、杂质和晶体缺陷会显著影响材料的局部电子特性，这又通过干扰逻辑器件的正常运行来影响逻辑器件的功能、性能和可靠性。
29.在2d半导体制造中，单晶衬底用于外延生长和晶体管沟道的形成。特别地，半导体膜在半导体衬底晶片上外延生长。对于衬底晶片顶部上的平面膜的外延生长的情况，外延膜的晶格将具有相对于衬底晶片的晶格的特定取向例如膜的[001]米勒指数与衬底的[001]指数对齐。
[0030]
为了继续针对附加晶体管层的该制造工艺，有必要控制晶体管层上方的晶体取向。作为解决方案，已经开发了激光退火工艺，该工艺使得能够将多晶硅转化为单晶硅，而不影响多晶硅下方的晶体管层。在一些实施方式中，本文中公开的多个晶体管平面通过激光退火来实现，以通过增加晶粒尺寸来转化多晶硅，使多晶硅功能更像外延硅或单晶硅。这使得能够为更多晶体管平面(包括环绕式栅极晶体管器件)生长附加的外延层。
[0031]
在一个实施方式中，在传统的2d制造工艺中在衬底上形成第一晶体管平面。该晶体管平面可以用于任何类型的晶体管或逻辑或存储器。在形成第一晶体管平面之后，在第一晶体管平面上沉积多晶硅。在上基础衬底平面上使用激光退火工艺将多晶硅转化为外延硅。然后可以形成用多晶硅封盖并且转化为类外延硅的后续晶体管平面。可以针对任意数量的晶体管平面重复该工艺。
[0032]
在示例性实施方式中，一种cfet制造工艺使用硅衬底并且外延生长高达8至12总
层数的sige和si的交替层。限制外延堆叠的高度和/或层数可以有利于获得更好质量的膜。然后在堆叠夹层中去除sige，使得4至6层晶体管平面可用于制造逻辑作为环绕式栅极(gaa)场效应晶体管。晶体管的两个纳米平面可以连结在一起以制造nmos或pmos器件。因此，该制造工艺只允许总共三个实际的晶体管平面。换句话说，三个fet的垂直堆叠在保持在质量规格范围内的同时是可能的。然而，三级晶体管不足以完全实现具有成本效益的解决方案的3d逻辑形成。针对体积缩放，将需要越来越多的晶体管层。
[0033]
本文中公开的技术使得晶体管的3d平面能够至少大于高质量fet的二十个平面或级别。晶体管的每个平面可以用于形成任何类型的晶体管，包括但不限于cfet、平面、finfet和存储器。然后可以在体积缩放增加时扩展本文中的技术。
[0034]
现在将参照附图描述一个实施方式。图1是本文中的示例性衬底片段的截面示意图。接收到硅衬底或soi(绝缘体上硅)衬底101。在衬底101上制造第一晶体管平面(电路平面)103。该第一平面可以包括通过金属层1布线的完全形成的场效应晶体管，或者该晶体管平面可以包括随后形成晶体管器件的沟道的层。晶体管平面可以是cfet器件、finfet、存储器、逻辑或任何器件。可选地，在蚀刻给定晶体管平面或多个分离的晶体管平面的整个堆叠之前形成cfet平面。因此，在优选实施方式中，对外延堆叠生长温度没有限制。每个硅平面可以没有限制地用于任何类型的晶体管或存储器元件。在一个示例中，形成该第一晶体管平面可以包括使用基本上没有温度限制的外延生长工艺来生长8至12层交替的sige/si。
[0035]
在形成第一晶体管平面103之后，在第一晶体管平面上沉积绝缘体。图2示出了二氧化硅层105被沉积在第一晶体管平面103上。可以选择其他类型的氧化物或介电膜。对于大多数应用，绝缘体被沉积至500至3000埃的优选厚度。接下来，沉积多晶硅(polycrystalline silicon)(也称为多晶硅(polysilicon))。沉积温度优选地低于580℃。可以使用lpcvd(低压化学气相沉积)、pecvd(等离子体增强化学气相沉积)、溅射沉积或任何多晶硅沉积方法(即使在室温下)沉积多晶硅107。
[0036]
此时，第一晶体管平面103已经形成并绝缘，并且多晶硅107现在位于衬底的工作表面上。然而，多晶硅作为用于外延生长的材料和晶体管沟道材料并不令人满意。单晶硅用于外延生长是令人满意的。利用本文中公开的技术，执行了扫描激光结晶处理。这种激光退火工艺增加了多晶硅的晶粒尺寸，使得得到的层具有足够大的晶界，使得得到的层的作用基本上类似于单晶硅层，以支持附加的硅层的外延生长。图3示出了在激光退火之后将多晶硅转化为类外延硅的激光退火曝光。
[0037]
对于扫描激光结晶处理，可以选择使用任何类型的激光。用于硅处理的示例波长通常为100nm至800nm。晶片可以保持静止并且在晶片上进行激光扫描，或者可以在衬底(晶片)旋转或移动通过激光时将激光固定在位置中。这样的扫描运动允许使用任何类型的激光系统。如可以理解的，所传递的能量的量、扫描速率和激光系统将取决于要重结晶的给定堆叠/区域。
[0038]
通过非限制性具体示例的方式，激光波长(l)和快速加热硅或多晶硅的工艺条件是532nm的波长、10至15ns的脉冲宽度、14至45cm/s的扫描速度、功率1w至7w以及2至3mm乘40至80um的光束尺寸。扫描时间和持续时间可以根据给定的多晶硅膜的厚度或待扫描区域进行调整。执行激光扫描使得仅多晶硅区域将接收能量(加热效应)。执行激光扫描，使得氧化物绝缘体下方的层、材料和器件可以保持低于400℃。换句话说，加热量和持续时间以多
晶硅层为目标，使得下层不会被加热到预定温度以上。
[0039]
激光束301熔化多晶硅107a，然后多晶硅107a再结晶成大得多的晶粒尺寸。在一个实施方式中，在激光处理之后晶粒尺寸增加了4至10倍(具有典型的单晶粒)。注意，由于高级3d cfet沟道为5nm的量级，因此本文中的激光退火技术通过将晶粒尺寸重整为大于100纳米基本上实现了单晶膜特性。因此，用再结晶的多晶硅形成的大部分沟道将不具有单一晶界。此外，由于激光束301是相干光源，因此不存在激光束的分散或显著扩散或者能量损失。因此，针对单位数或两位数纳米量级的沟道尺度，多晶硅层107a具有增大至足以用作给定沟道的单晶硅的晶粒尺寸。
[0040]
针对激光退火，空气可以用作激光束301与待退火的多晶硅层107a之间的介质303。使用空气作为介质303便于晶片处理考虑。然而，注意，可以使用其他介质。例如，衬底可以使用浸入水或油或其他流体中，因为使用相干激光光源，许多不同的介质都是可用的。在一些实施方式中，可以使用水或冷却水。使用冷却水可以有利于衬底冷却，这是因为水具有相对高的比热容。使用其他介质(例如冷却水)可以对多晶硅下方的晶片衬底起到冷却作用。因此，这样的冷却提供了两个益处。冷却介质能够保护下面的晶体管平面，并且还用来通过实现更高的退火温度来进一步增加晶粒尺寸。
[0041]
本文中的另一实施方式使用低温晶片卡盘305来获得在被退火的多晶硅层上的激光束与硅衬底之间的最大温度梯度。晶片卡盘是用于保持晶片的装置。晶片卡盘通常是圆形的，并且略大于晶片尺寸。然而，它们的形状和尺寸可以根据晶片的形状和尺寸而变化。晶片卡盘可以通过对晶片的背面施加真空来将晶片保持在适当位置中。针对激光退火系统，其他实施方式使用从400k(127℃)向下跨越至30k(-243k)的温度的可变温度。用于激光系统的示例冷却剂可以包括具有两个冷却中心点(取决于所需的温度窗口)的液氮和液氦两者，从而实现有效的晶片循环。激光扫描可以限于衬底的特定区域或整个晶片表面。
[0042]
在激光处理之后，可以任选地执行抛光和/或平坦化步骤。图4示出了在抛光类外延硅层之后的示例结果。例如，cmp(化学机械抛光)步骤可以作为一个平面化选项来执行。cmp步骤可以修改多晶硅沟道区域以修改现在大晶粒的、相对厚的层以实现相对薄的类外延硅沟道401。平坦化/抛光是有益的，这是因为激光退火之后的表面粗糙度可以更高。在cmp和清洁步骤之后，这种粗糙度可以减少一个数量级，从而减薄退火多晶硅层。示例清洁处理可以包括(1)在75℃下将cmp抛光的多晶si膜浸入两种混合溶液(nh4oh:h2o2:h2o＝1:4:20和hcl:h2o2:h2o＝1:1:6)中10分钟以去除来自cmp的大部分残留物；(2)将衬底浸入纯h2o2中10分钟以在多晶si表面形成牺牲氧化物，以及(3)使用稀hf溶液(hf:h2o＝1:10)5分钟来去除牺牲氧化物。
[0043]
通过形成的第一晶体管平面103和绝缘体105，并且通过转化为大晶粒类外延晶体硅401的多晶硅层，可以形成任意数量的附加晶体管平面。图5示出了形成在结晶硅的退火和抛光层上的第二晶体管平面501。可以形成任何类型的晶体管。例如，可以形成cfet的第二平面。本文中的每个晶体管平面本身可以具有晶体管的堆叠。因此，在一个示例中，可以在衬底上生长第二组8至12层交替的sige/si。这种生长可以用当前的外延生长工艺在低至约300至400℃的温度下执行。注意，这些是衬底上的第二个12层，因此总共存在24个纳米平面(总共12个硅纳米平面和总共12个sige纳米平面)。因此，每个晶体管平面可以有多个fet。例如，第一晶体管平面103可以被制造成具有四个fet的垂直堆叠。第二晶体管平面501
也可以具有四个fet(或两个或六个
……
)的垂直堆叠。因此，通过形成两个晶体管平面，衬底可以具有12个fet的总垂直堆叠，从而显著增加单位面积的晶体管计数(通过增加晶体管的体积)。
[0044]
图6示出了如何可以针对任意数量的晶体管平面重复本文中的技术。每个晶体管平面可以具有单个晶体管或晶体管的堆叠或沟道。由于每个晶体管平面具有多个晶体管，因此每个附加晶体管平面(n+1)605可以极大地增加衬底上的晶体管的平面或层的总数量。
[0045]
图7示出了随着多晶硅转化为类外延硅401，所支持的是生长新的硅层的堆叠。例如，可以执行外延生长以形成从类外延硅401生长的硅701b和硅锗701a的交替层。在生长这种硅层的堆叠之后，可以蚀刻整个纳米平面堆叠701以形成沟道和未来的源极区/漏极区。在示例实施方式中，纳米平面堆叠在一个流程中生长有sige/si/sige/si的交替层并被蚀刻。沟道区在y方向被切割以形成未来的源极区//漏极区。然后去除sige层，留下si平面。由于硅的相邻区域是开放的，因此在每个沟道区上形成360度电介质(称为gaa-环绕式栅极)，随后是为nmos和pmos器件设计的金属栅电极。然后源极区/漏极区在沟道的端部侧处。
[0046]
因此，本文中的技术能够实现多个晶体管平面，这增加了在3d cfet和其他高级逻辑应用中的密度。本文中的技术可以与cfet流程、finfet流程、存储器流程和其他流程集成。由于在激光退火期间保持衬底静止或使衬底移动通过晶片光束的选项，因此许多类型的激光系统可以用于本文中的退火。技术为微制造提供了增强的性能和可靠性。更好的硅形成来自更好的硅特性，以提高迁移率、idsat、idoff、vtc控制和其他有益特性。任何类型的逻辑、晶体管类型(包括例如cfet、planer、finfet)都可以在由激光退火创建的每个新的类外延硅的平面上制造。本文中的工艺可以继续垂直堆叠，以实现用于n+1晶体管/逻辑/存储器平面所需的3d密度。
[0047]
在先前的描述中，已经阐述了具体细节例如处理系统的特定几何形状以及对本文中使用的各种部件和工艺的描述。然而，应当理解，本文中的技术可以在脱离这些具体细节的其他实施方式中实践，并且这样的细节是出于说明而非限制的目的。已经参照附图描述了本文中公开的实施方式。类似地，出于说明的目的，已经阐述了具体的数字、材料和配置，以便提供透彻的理解。然而，实施方式可以在没有这样的具体细节的情况下实践。具有基本上相同的功能构造的部件由相同的附图标记表示，并且因此可以省略任何多余的描述。
[0048]
已经将各种技术描述为多个离散操作，以帮助理解各种实施方式。描述的顺序不应当被解释为暗示这些操作必然与顺序有关。实际上，这些操作不需要以呈现的顺序被执行。所描述的操作可以以与所描述的实施方式不同的顺序来执行。在附加实施方式中可以执行各种附加操作和/或可以省略所描述的操作。
[0049]
如本文中所使用的“衬底”或“目标衬底”通常是指根据本发明被处理的对象。衬底可以包括器件——特别是半导体或其他电子器件——的任何材料部分或结构，并且可以例如是基础衬底结构例如半导体晶片、掩模版、或位于或叠加在基础衬底结构上的层，例如薄膜。因此，衬底不限于任何特定的基础结构、下层或覆盖层、图案化或未图案化，而是设想包括任何这样的层或基础结构，以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明目的。
[0050]
本领域技术人员还将理解，可以对以上说明的技术的操作进行许多变化，同时仍然实现本发明的相同目的。这些变化旨在被本公开内容的范围所覆盖。因此，本发明的实施
方式的前述描述并非旨在限制性。相反，在所附权利要求书中呈现了对本发明的实施方式的任何限制。